CN116913876A - 封装结构、半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 170
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 126
- 238000002161 passivation Methods 0.000 claims abstract description 82
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 8
- 238000004806 packaging method and process Methods 0.000 abstract description 6
- 239000010410 layer Substances 0.000 description 151
- 229910052710 silicon Inorganic materials 0.000 description 27
- 239000010703 silicon Substances 0.000 description 27
- 238000000034 method Methods 0.000 description 24
- 239000000463 material Substances 0.000 description 23
- 229910021645 metal ion Inorganic materials 0.000 description 21
- 230000008569 process Effects 0.000 description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 238000004458 analytical method Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 241000724291 Tobacco streak virus Species 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本公开实施例涉及半导体领域，公开了一种封装结构、半导体器件及其制造方法。半导体器件包括基底，基底包括介质层和半导体衬底，半导体衬底具有相对的正面和背面，介质层位于正面上；导电柱，导电柱位于介质层内且自正面向半导体衬底内延伸，且凸出于背面，其中，背面具有环绕导电柱的凹陷部，凹陷部与导电柱侧壁相邻接；钝化层，钝化层覆盖于背面且填充满凹陷部，钝化层还覆盖导电柱凸出于背面的侧壁，且露出所述导电柱的端面。本公开实施例至少能够提高半导体器件的可靠性。
Description
技术领域
本公开实施例涉及半导体领域，特别涉及一种封装结构、半导体器件及其制造方法。
背景技术
随着高集成电路器件的不断发展，集成电路器件的间距尺寸可以减小。因此，也可以开发高集成电路器件的封装技术。封装技术可以包括：球栅阵列(BGA，Ball Grid ArrayPackage)、芯片级封装(CSP，Chip Scale Package)、晶片级封装(WLP，Wafer LevelPackaging)、三维堆叠封装、系统级封装(SIP，System In Package)等。
目前，提出一种三维堆叠型封装技术，可以通过将晶片(wafer，又成为晶圆)或者晶粒(die，又称为chip)彼此键合来形成三维堆叠型封装。其中，硅穿孔(TSV，Through-Silicon Vias)技术是三维堆叠型封装中常用的技术之一。
然而，随着半导体器件尺寸的缩小和密度的增加，具有TSV的半导体器件的可靠性有待提高。
发明内容
本公开实施例提供一种封装结构、半导体器件及其制造方法，至少有利于提高半导体器件的可靠性。
根据本公开一些实施例，本公开实施例一方面提供一种半导体器件，包括：基底，所述基底包括介质层和半导体衬底，所述半导体衬底具有相对的正面和背面，所述介质层位于所述正面上；导电柱，所述导电柱位于所述介质层内且自所述正面向所述半导体衬底内延伸，且凸出于所述背面，其中，所述背面具有环绕所述导电柱的凹陷部，所述凹陷部与所述导电柱侧壁相邻接；钝化层，所述钝化层覆盖于所述背面且填充满所述凹陷部，所述钝化层还覆盖所述导电柱凸出于所述背面的侧壁，且露出所述导电柱的端面。
在一些实施例中，所述凹陷部与所述导电柱侧壁相邻接的面为斜坡面。
在一些实施例中，所述凹陷部与所述导电柱侧壁相邻接的面为弧面。
在一些实施例中，所述凹陷部与所述导电柱侧壁相邻接的面为平面。
在一些实施例中，以所述正面为基准，所述凹陷部的最大高度低于所述凹陷部以外的所述背面的高度。
在一些实施例中，所述凹陷部为环绕所述导电柱的环状结构。
在一些实施例中，所述钝化层包括依次层叠的第一钝化层和第二钝化层。
根据本公开一些实施例，本公开实施例另一方面还提供一种封装结构，包括上述任一实施例所述的半导体器件；器件层，所述器件层与所述半导体器件堆叠设置。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体器件制造方法，包括：提供基底，所述基底包括半导体衬底和介质层，所述半导体衬底具有相对的正面和背面，所述介质层位于所述正面上；形成初始导电柱，所述初始导电柱位于所述介质层内且自所述正面向所述半导体衬底内延伸；对所述背面进行减薄处理，以去除部分厚度的所述半导体衬底；对邻近所述初始导电柱的所述背面进行刻蚀，形成凹陷部；形成钝化层，所述钝化层覆盖于所述半导体衬底和所述凹陷部表面，且还覆盖于所述初始导电柱；对所述初始导电柱进行平坦化处理，剩余的所述初始导电柱作为导电柱，且所述钝化层露出所述导电柱靠近所述背面处的端面。
在一些实施例中，形成所述凹陷部的步骤包括：在所述背面形成图形化的光刻胶层，所述图形化的光刻胶层露出所述初始导电柱周围的部分所述背面；以所述图形化的光刻胶层为掩膜，刻蚀所述背面，以形成所述凹陷部；去除所述图形化的光刻胶层。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的半导体器件的技术方案中，包括由层叠的半导体衬底和介质层构成的基底，且基底内具有导电柱，导电柱自介质层内向半导体衬底内延伸，凸出于半导体衬底背面，其中，半导体衬底背面还具有环绕导电柱的凹陷部，且凹陷部与导电柱侧壁相邻接。由于设置有凹陷部，钝化层在覆盖背面的同时还覆盖凹陷部，因此可以保证半导体衬底的背面可以被钝化层完全覆盖，尤其是邻近导电柱的半导体衬底的背面不被钝化层暴露，从而避免由于邻近导电柱的半导体衬底背面被钝化层暴露的问题，进而避免导电柱内的金属离子经由暴露处的半导体衬底背面向半导体衬底内扩散的问题，防止半导体衬底受到金属离子的扩散污染。因此，本公开实施例有利于提高半导体器件的可靠性。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图4为相关技术中半导体器件的形成方法各步骤对应的结构示意图；
图5至图7为本公开实施例提供的半导体器件的几种结构示意图；
图8为本公开实施例提供的封装结构的结构示意图；
图9至图15为本公开实施例提供的半导体器件的制造方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前存在半导体器件可靠性有待提高的问题。
图1至图4为相关技术中半导体器件的形成方法各步骤对应的结构示意图。
参考图1，提供基底100，基底100包括半导体衬底110和介质层120，半导体衬底110位于介质层120上，基底100内还有自介质层120向半导体衬底110延伸的硅穿孔102。
继续参考图1，提供器件层101，器件层101与对介质层120正对且相键合，其中，硅穿孔103被介质层120露出的端面与器件层101内的电连接层(未图示)电接触。
参考图2，去除部分厚度的半导体衬底110，即减薄半导体衬底110，以使硅穿孔102顶面露出，且以介质层120朝向半导体衬底110的表面为基准，剩下的半导体衬底110顶面低于硅穿孔120顶面。
在去除部分厚度的半导体衬底110期间，在硅穿孔102侧壁容易存在残留，使得半导体衬底110邻近硅穿孔102的顶面高于远离硅穿孔102的顶面，在硅穿孔102侧壁附近的半导体衬底110顶面为斜面。
参考图3，在半导体衬底110顶面以及硅穿孔102顶面沉积钝化层103，钝化层103可以包括依次沉积的第一钝化层113和第二钝化层123。
参考图4，对第一钝化层113和第二钝化层123进行平坦化处理，以露出硅穿孔102顶面，且硅穿孔102顶面与第二钝化层123齐平。
然而，由于上述的残留问题，导致在平坦化处理后，硅穿孔102周围的半导体衬底110被钝化层130露出，即钝化层103不能完全覆盖半导体衬底110表面。由于邻近硅穿孔102的半导体衬底110表面被露出，导致硅穿孔102内的金属离子容易经由被露出的表面扩散至半导体衬底110内。
例如，在进行平坦化处理过程中，硅穿孔102中的导电材料容易扩散到暴露出的半导体衬底110内，增大了半导体衬底110被污染的风险，这将影响半导体器件的信号传输，从而影响该半导体器件的可靠性。
又例如，硅穿孔102中的金属离子具有电迁移特性(EM，electromigration)，在邻近硅穿孔102周围的半导体衬底110表面被露出的情况下，金属离子受到电迁移特性的影响，也会经由半导体衬底100被露出的表面向半导体衬底100内扩散，造成半导体衬底100被污染。
也就是说，如果可以保证硅穿孔周围的半导体衬底表面被钝化层覆盖住，就可以改善上述的半导体衬底受到硅穿孔内金属离子污染的问题，从而改善半导体器件的可靠性。
为解决上述问题，本公开实施提供一种半导体器件，在该半导体器件中，基底由层叠的半导体衬底和介质层构成，且基底内具有导电柱，导电柱自介质层内向半导体衬底内延伸，凸出于半导体衬底背面，其中，半导体衬底背面还具有环绕导电柱的凹陷部，且凹陷部与导电柱侧壁相邻接。由于凹陷部的存在，钝化层在覆盖背面的同时还覆盖凹陷部，因此可以保证半导体衬底的背面可以被钝化层完全覆盖，尤其是邻近导电柱的半导体衬底的背面不被钝化层暴露，从而避免由于邻近导电柱的半导体衬底背面被钝化层暴露的问题，进而避免导电柱内的金属离子经由暴露处的半导体衬底背面向半导体衬底内扩散的问题，防止半导体衬底受到金属离子的扩散污染。因此，本公开实施例有利于提高半导体器件的可靠性。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图5为本公开实施例提供的半导体器件的一种结构示意图。
参考图5，半导体器件包括：基底200，基底200包括半导体衬底210和介质层220，半导体衬底210具有相对的正面11和背面22，介质层220位于正面11上；导电柱201，导电柱201位于介质层220内且自正面11向半导体衬底210内延伸，且凸出于背面22，其中，背面22具有环绕导电柱201的凹陷部230，凹陷部230与导电柱201侧壁相邻接；钝化层202，钝化层202覆盖于背面22且填充满凹陷部230，钝化层202还覆盖导电柱201凸出于背面22的侧壁，且露出所述导电柱201的端面。
半导体器件可以是晶圆。晶圆可以为具有存储器件和/或逻辑器件的晶圆，其中，存储器件可以为静态存储器(SRAM，Static Random-Access Memory)或者动态随机存储器(DRAM，Dynamic Random Access Memory)。逻辑器件用于构成逻辑电路。
半导体器件也可以为芯片。其中，芯片可以为具有存储器件和/或逻辑器件的芯片。
基底200内可以具有晶体管结构，导电柱201可以与晶体管结构的栅极、源极或者漏极电连接。基底200内也可以具有电容，电容与相对应的导电柱201电连接。
此外，基底200内也可以具有字线和位线，字线与相对应的导电柱201电连接，位线与相对应的导电柱201电连接。
半导体衬底210的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)。半导体衬底210的材料也可以是绝缘体上硅(SOI)或者绝缘体上锗(GOI)。半导体衬底210的材料还可以为其他材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
可以理解的是，在半导体衬底210的材料为硅的情形下，导电柱201即为TSV结构。
半导体衬底210具有相对的正面11和背面22。其中，半导体衬底210覆盖有介质层220的面为正面11。
介质层220的材料可以是氧化硅、氮化硅或者氮氧化硅等绝缘材料中的一种或任意组合。
在一些例子中，介质层220可以包括至少两层子介质层，且各子介质层的材料可以相同也可以不同。子介质层的材料可以为氧化硅、氮化硅或者氮氧化硅。
导电柱201中的材料可以为铜、铝或者钨。
此外，半导体器件还可以包括种子层(未图示)，种子层覆盖导电柱201位于基底200内的表面上。种子层的材料与导电柱201的材料可以相同。
半导体器件还可以包括绝缘层(未图示)，绝缘层用于隔离导电柱与半导体衬底210。其中，绝缘层位于导电柱201位于基底200内的表面上。绝缘层的材料可以为氧化硅、氮化硅或者氮氧化硅。
背面22具有环绕导电柱201的凹陷部230。凹陷部230的存在，使得导电柱201侧壁周围的背面22低于远离导电柱201侧壁的背面22，能够保证钝化层202可以完全覆盖背面22，防止导电柱201内的金属离子扩散至半导体衬底210内。
以正面11为基准，凹陷部230的最大高度低于凹陷部230以外的背面22的高度。如此，处于凹陷部230正上方的钝化层202的最小厚度大于凹陷部230以外的背面22正上方的钝化层202的厚度，也就是说，凹陷部230正上方的钝化层202的厚度相对较厚，有利于进一步提升钝化层202对导电柱211周围的半导体衬底210的覆盖效果，进一步提升阻挡导电柱211内金属离子向半导体衬底210内扩散的能力。
参考图5，在一些实施例中，凹陷部230与导电柱201侧壁相邻接的面可以为斜坡面。
可以理解的是，为了使导电柱201侧壁周围的背面22低于远离导电柱201侧壁的背面22，凹陷部230应为环绕导电柱201的环状结构，此时导电柱201侧壁一周的背面22低于远离导电柱201侧壁的背面22，确保钝化层202能覆盖背面22，尤其是钝化层202可以覆盖邻近导电柱201邻近周围的背面22部分，进而防止导电柱201内金属离子扩散至半导体衬底210内。
相较于正面11而言，越靠近导电柱201侧壁，凹陷部230的底面高度越高。此外，凹陷部230底面高度最高处的高度也可以低于背面22除凹陷部230以外的区域的高度，这样，可以进一步提高钝化层202对半导体衬底210的覆盖效果，进一步提高防止导电柱201内金属离子扩散至半导体衬底210内的能力。
钝化层202可以对背面22提供保护作用，例如，防止背面22在工艺中受到工艺损伤、防止水汽入侵至半导体衬底210内，且还可以防止导电柱201内的金属离子扩散至半导体衬底210内。
钝化层202可以包括第一钝化层212和第二钝化层222。第一钝化层212和第二钝化层222依次层叠在背面22且覆盖第一斜坡侧面33，并露出凸出部221的端面。
第一钝化层212的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅或者碳氮化硅等。第二钝化层222的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅或者碳氮化硅等。
第一钝化层212的材料与第二钝化层222的材料可以不同。例如，第一钝化层212的材料为氧化硅，第二钝化层222的材料可以为氮化硅。
需要说明的是，在一些例子中，钝化层202也可以为单层结构。
图6和图7为本公开实施例提供的半导体器件的另外两种结构示意图。
在一些实施例中，参考图6，凹陷部230与导电柱201侧壁相邻接的面可以为弧面。其中，相较于正面11而言，越靠近导电柱201侧壁，凹陷部230的底面高度越低。如此，导电柱201周围的钝化层202的厚度相对较厚，有利于进一步提高钝化层202对半导体衬底210的覆盖效果，进一步提高防止导电柱201内金属离子扩散至半导体衬底210内的能力。
在一些实施例中，参考图7，凹陷部230与导电柱201侧壁相邻接的面可以为平面。
上述半导体器件的实施例中，凹陷部230的存在，使得导电柱201侧壁周围的背面22低于远离导电柱201侧壁的背面22，能够保证钝化层202可以完全覆盖背面22，尤其是邻近导电柱201的背面22不被钝化层202暴露，从而避免由于邻近导电柱201的背面22被钝化层202暴露的问题，进而避免导电柱201内的金属离子经由暴露处的背面22向半导体衬底210内扩散的问题，防止导电柱201内的金属离子扩散至半导体衬底210内，提高该半导体器件的可靠性。
相应的，本公开另一实施例还提供一种具有上述任一实施例中半导体器件的封装结构。以下将结合附图对本公开另一实施例提供的封装结构进行详细说明，与前一实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。
参照图8，封装结构包括器件层203和半导体器件(未标示)，器件层203与半导体器件堆叠设置。
封装结构可以为三维堆叠封装结构。可以理解的是，图8中仅示意出了一个半导体器件，本公开实施例并不对封装结构中堆叠的半导体器件的数量做限定，封装结构也可以包括至少2个堆叠的半导体器件。
器件层203可以包括金属层213、介电层223和衬底233。介电层223位于衬底233上，金属层213位于介质层220和介电层223之间，且与导电柱201连接，可以实现导电柱201和器件层203的电信号传输。
器件层203可以为晶圆或者芯片。在一些实施例中，器件层203中还可以包括存储器件或非存储器件。存储器件可以包括例如动态随机存取存储器(Dynamic Random AccessMemory，DRAM)、静态随机存取存储器(Static Random Access Memory，SRAM)、快闪存储器、电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)、相变随机存取存储器(Phase Change Random Access Memory，PRAM)或磁阻随机存取存储器(Magnetoresistive Random Access Memory，MRAM)。
由前述分析可知，本公开实施例提供的封装结构中，可以有效避免导电柱201内的金属离子扩散至半导体衬底210内的问题，从而避免半导体衬底210受到金属离子的污染，进而有利于提高封装结构的可靠性。
相应的，本公开另一实施例还提供一种半导体器件的制造方法，可以用于形成上述实施例的半导体器件。
图9至图15是本公开实施例提供的半导体器件的制造方法中各步骤对应的结构示意图。
半导体器件的制造方法可以包括：提供基底，基底包括半导体衬底和介质层，半导体衬底具有相对的正面和背面，介质层位于正面上；形成初始导电柱，初始导电柱位于介质层内且自正面向半导体衬底内延伸；对背面进行减薄处理，以去除部分厚度的半导体衬底；对邻近初始导电柱的背面进行刻蚀，形成凹陷部；形成钝化层，钝化层覆盖于半导体衬底和凹陷部表面，且还覆盖于所述初始导电柱；对初始导电柱进行平坦化处理，剩余的初始导电柱作为导电柱，且钝化层露出导电柱靠近背面处的端面。
以下将结合附图对本公开实施例提供的半导体器件的制造方法进行详细说明。需要说明的是，与前述半导体器件的实施例中相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。
参考图9，提供基底200，基底200包括半导体衬底210和介质层220。半导体衬底210具有相对的正面11和背面22，介质层220位于正面11上。初始导电柱211位于介质层220内且自正面11向半导体衬底210内延伸。
继续参考图9，提供器件层203，器件层203与对介质层220正对且相键合，其中，初始导电柱211被介质层220露出的端面与器件层203内的电连接层(未图示)电接触。
器件层203可以为封装结构中需保留的结构。可以理解的是，器件层203也可以为临时载板，用于向基底200提供机械支撑作用，后续可以进行解键合工艺将器件层203与基底200分离开。
参考图10，去除部分厚度的半导体衬底210，即减薄半导体衬底210，以使初始导电柱211顶面露出，且以正面11为基准，剩下的半导体衬底210顶面低于初始导电柱211顶面。
在一些例子中，可以采用干法刻蚀工艺进行减薄处理。其中，干法刻蚀工艺采用的刻蚀气体可以包括SF6。
在干法刻蚀工艺期间，邻近初始导电柱211的背面22被刻蚀的速率小于远离初始导电柱211的背面22被刻蚀的速率，邻近初始导电柱211的背面22被去除的量小于远离初始导电柱211的背面22，随着干法刻蚀工艺的进行，最终将在初始导电柱211侧壁周围形成残留，残留所在位置的背面22高度高于残留以外的背面22的高度，使在初始导电柱211侧壁附近的背面22为斜面。
参考图11，在背面22上形成掩膜层232，掩膜层232还可以覆盖初始导电柱211的端面。
掩膜层232的材料可以为光刻胶或者硬掩膜材料。
参考图12，对掩膜层232进行图形化处理，以去除初始导电柱211上以及初始导电柱211周围的掩膜层232。
开口用于定义后续形成的凹陷部230的位置。
在一些例子中，掩膜层232的材料为光刻胶，采用曝光处理以及显影处理，以去除初始导电柱211周围的掩膜层232。
参考图13，以掩膜层232为掩膜，刻蚀半导体衬底210，以形成凹陷部230。
在一些例子中，可以采用干法刻蚀工艺，刻蚀开口露出的半导体衬底210，以形成凹陷部230。
形成凹陷部230的作用包括：一方面，由于前述对半导体衬底210进行减薄处理期间，初始导电柱211周围具有残留，可以通过刻蚀形成凹陷部230的刻蚀工艺以去除该残留，即对初始导电柱211周围的半导体衬底210进行充分的刻蚀；另一方面，形成凹陷部230后，后续在形成钝化层202期间，会有更多的材料填充于该凹陷部230内，以使得初始导电柱211周围的半导体衬底210能够被钝化层202很好的覆盖住。
在一些实施例中，可以在背面22上不形成掩膜层232，直接使用激光刻蚀对残留在初始导电柱211侧壁的半导体衬底210进行刻蚀以形成凹陷部230。
可以理解的是，图13中的凹陷部230的形状仅为一种示例，形成的凹陷部230的形状也可以如图6至图8所示的形状。
参考图14，去除掩膜层232(参考图13)，依次在背面22上沉积第一钝化层212和第二钝化层222，此时，第一钝化层212和第二钝化层222还覆盖凹陷部230上，且覆盖初始导电柱231的顶面。
由于有凹陷部230的存在，在进行钝化层202沉积时，填充于凹陷部230的材料的量相对较大，以使得位于初始导电柱211附近的钝化层202更加致密，且初始导电柱211附近的钝化层202的厚度更厚，因此及时后续对钝化层202进行平坦化处理后，钝化层202仍然可以很好的覆盖住初始导电柱211周围的半导体衬底210，以防止金属离子扩散至半导体衬底210内。
可以理解的是，在其他实施例中，钝化层202也可以为单层结构，或者为三层及以上的叠层结构。
参考图15，对初始导电柱211(参考图14)进行平坦化处理，形成导电柱201，且使钝化层202露出导电柱201的顶面，且导电柱201顶面与第二钝化层213齐平。
该平坦化处理可以利用化学机械抛光(Chemical Mechanical Polishing，CMP)来执行。
可以理解的是，平坦化处理还可以对钝化层202进行，以使得平坦化处理后，钝化层202顶面与导电柱201顶面齐平。
由前述分析可知，由于凹陷部230的存在，使导电柱201附近的背面22高度低于远离导电柱201背面的高度。在进行平坦化处理过程中，钝化层202能够完全覆盖半导体衬底210，尤其是邻近导电柱201的半导体衬底210部分不被暴露，从而避免由于邻近导电柱201的半导体衬底210被钝化层202暴露的问题，进而避免导电柱201内的金属离子经由暴露出的半导体衬底210残留量向半导体衬底210内扩散的问题，可以防止半导体衬底210因金属离子的扩散而污染，从而提高该半导体器件的可靠性。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。
Claims (10)
1.一种半导体器件，其特征在于，包括：
基底，所述基底包括介质层和半导体衬底，所述半导体衬底具有相对的正面和背面，所述介质层位于所述正面上；
导电柱，所述导电柱位于所述介质层内且自所述正面向所述半导体衬底内延伸，且凸出于所述背面，其中，所述背面具有环绕所述导电柱的凹陷部，所述凹陷部与所述导电柱侧壁相邻接；
钝化层，所述钝化层覆盖于所述背面且填充满所述凹陷部，所述钝化层还覆盖所述导电柱凸出于所述背面的侧壁，且露出所述导电柱的端面。
2.根据权利要求1所述的半导体器件，其特征在于，所述凹陷部与所述导电柱侧壁相邻接的面为斜坡面。
3.根据权利要求1所述的半导体器件，其特征在于，所述凹陷部与所述导电柱侧壁相邻接的面为弧面。
4.根据权利要求1所述的半导体器件，其特征在于，所述凹陷部与所述导电柱侧壁相邻接的面为平面。
5.根据权利要求1-4任一项所述的半导体器件，其特征在于，以所述正面为基准，所述凹陷部的最大高度低于所述凹陷部以外的所述背面的高度。
6.根据权利要求1-4任一项所述的半导体器件，其特征在于，所述凹陷部为环绕所述导电柱的环状结构。
7.根据权利要求1-4任一项所述的半导体器件，其特征在于，所述钝化层包括依次层叠的第一钝化层和第二钝化层。
8.一种封装结构，其特征在于，包括：
如权利要求1-7任一项所述的半导体器件；
器件层，所述器件层与所述半导体器件堆叠设置。
9.一种半导体器件的制造方法，其特征在于，包括：
提供基底，所述基底包括半导体衬底和介质层，所述半导体衬底具有相对的正面和背面，
所述介质层位于所述正面上；
形成初始导电柱，所述初始导电柱位于所述介质层内且自所述正面向所述半导体衬底内延伸；
对所述背面进行减薄处理，以去除部分厚度的所述半导体衬底；
对邻近所述初始导电柱的所述背面进行刻蚀，形成凹陷部；
形成钝化层，所述钝化层覆盖于所述半导体衬底和所述凹陷部表面，且还覆盖于所述初始导电柱；
对所述初始导电柱进行平坦化处理，剩余的所述初始导电柱作为导电柱，且所述钝化层露出所述导电柱靠近所述背面处的端面。
10.根据权利要求9所述的制造方法，其特征在于，形成所述凹陷部的步骤包括：
在所述背面形成图形化的光刻胶层，所述图形化的光刻胶层露出所述初始导电柱周围的部分所述背面；
以所述图形化的光刻胶层为掩膜，刻蚀所述背面，以形成所述凹陷部；
去除所述图形化的光刻胶层。
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Country Status (1)
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