CN117038611A - 封装结构、半导体器件及其制造方法 - Google Patents

封装结构、半导体器件及其制造方法 Download PDF

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Abstract

本公开实施例涉及半导体领域，公开了一种封装结构、半导体器件及其制造方法。半导体器件包括基底，基底包括半导体衬底以及介质层，半导体衬底具有相对的正面和背面，介质层位于正面上；导电柱，导电柱包括主体部和凸出部，主体部位于介质层内且自正面向半导体衬底内延伸，凸出部位于主体部远离介质层的一侧且与主体部相连接，凸出部邻近背面且向远离主体部延伸方向的方向凸出，凸出部具有凸出于背面的第一斜坡侧面；钝化层，钝化层覆盖于背面且覆盖第一斜坡侧面，且露出凸出部的端面。本公开实施例至少能够提高半导体器件的可靠性。

Description

封装结构、半导体器件及其制造方法
技术领域
本公开实施例涉及半导体领域，特别涉及一种封装结构、半导体器件及其制造方法。
背景技术
随着高集成电路器件的不断发展，集成电路器件的间距尺寸可以减小。因此，也可以开发高集成电路器件的封装技术。封装技术可以包括：球栅阵列(BGA，Ball Grid ArrayPackage)、芯片级封装(CSP，Chip Scale Package)、晶片级封装(WLP，Wafer LevelPackaging)、三维堆叠封装、系统级封装(SIP，System In Package)等。
目前，提出一种三维堆叠型封装技术，可以通过将晶片(wafer，又称为晶圆)或者晶粒(die，又称为chip)彼此键合来形成三维堆叠型封装。其中，硅穿孔(TSV，Through-Silicon Vias)技术是三维堆叠型封装中常用的技术之一。
然而，随着半导体器件尺寸的缩小和密度的增加，具有TSV的半导体器件的可靠性有待提高。
发明内容
本公开实施例提供一种封装结构、半导体器件及其制造方法，至少有利于提高半导体器件的可靠性。
根据本公开一些实施例，本公开实施例一方面提供一种半导体器件，包括：基底，所述基底包括半导体衬底以及介质层，所述半导体衬底具有相对的正面和背面，所述介质层位于所述正面上；导电柱，所述导电柱包括主体部和凸出部，所述主体部位于所述介质层内且自所述正面向所述半导体衬底内延伸，所述凸出部位于所述主体部远离所述介质层的一侧且与所述主体部相连接，所述凸出部邻近所述背面且向远离所述主体部延伸方向的方向凸出，所述凸出部具有凸出于所述背面的第一斜坡侧面；钝化层，所述钝化层覆盖于所述背面且覆盖所述第一斜坡侧面，且露出所述凸出部的端面。
在一些实施例中，所述第一斜坡侧面为弧面。
在一些实施例中，所述第一斜坡侧面为相较于所述正面倾斜的斜面。
在一些实施例中，所述凸出部还具有位于所述半导体衬底内的第二斜坡侧面，所述第二斜坡侧面与所述第一斜坡侧面连接，且还与所述主体部的侧面连接。
在一些实施例中，以所述正面为基准，所述背面与所述凸出部的交界处的高度大于所述交界处以外的所述背面的高度。
在一些实施例中，以所述正面为基准，所述背面与所述凸出部的交界处的最大高度与所述交界处以外的所述背面的高度的差值100nm-300nm。
在一些实施例中，所述钝化层包括依次层叠的第一钝化层和第二钝化层。
根据本公开一些实施例，本公开实施例另一方面还提供一种封装结构，包括上述任一实施例所述的半导体器件；器件层，所述器件层与所述半导体器件堆叠设置。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体器件制造方法，包括：提供基底，所述基底包括半导体衬底和介质层，所述半导体衬底具有相对的正面和背面，所述介质层位于所述正面上；形成通孔，所述通孔包括主体部分、凸出部分和延伸部分，所述主体部分位于所述介质层内且自所述正面向所述半导体衬底内延伸，所述凸出部分与所述主体部分相连通且向远离所述主体部分延伸方向的方向凸出，所述凸出部分具有凸出于所述背面的第一斜坡侧面，所述延伸部分与所述凸出部分相连通且位于所述凸出部分远离所述主体部分的一侧；形成填充满所述通孔的初始导电柱，所述初始导电柱包括填充于所述主体部分内的主体部、填充于所述凸出部分内的凸出部、以及填充于所述延伸部分的填充部；对所述背面进行刻蚀处理，以去除部分厚度的所述半导体衬底，以使所述第一斜坡侧面凸出于所述背面；形成钝化层，覆盖于背面且覆盖所述第一斜坡侧面，且还覆盖于所述初始导电柱露出的表面；对所述初始导电柱进行平坦化处理，至少去除所述填充部，剩余的所述初始导电柱作为导电柱，且所述钝化层露出所述导电柱中所述凸出部的端面。
在一些实施例中，形成所述通孔的工艺步骤包括：进行第一刻蚀处理，以形成初始通孔；在形成所述初始通孔之后，进行第二刻蚀处理，以形成所述凸出部分和所述延伸部分；其中，所述第一刻蚀处理和所述第二刻蚀处理均为Bosh工艺，且所述第二刻蚀处理期间刻蚀气体的通入时长大于所述第一刻蚀处理期间刻蚀气体的通入时长。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的半导体器件的技术方案中，包括由层叠的半导体衬底和介质层构成的基底，且基底内具有相连的主体部和凸出部，主体部位于介质层内且延伸至半导体衬底内，凸出部邻近半导体衬底的背面且向远离主体部延伸的方向凸出，且凸出部具有凸出于背面的第一斜坡侧面。由于设置有第一斜坡侧面，钝化层在覆盖背面的同时还覆盖第一斜坡侧面，因此可以保证半导体衬底的背面可以被钝化层完全覆盖，尤其是邻近导电柱的半导体衬底的背面不被钝化层暴露，从而避免由于邻近导电柱的半导体衬底背面被钝化层暴露的问题，进而避免导电柱内的金属离子经由暴露出的半导体衬底背面向半导体衬底内扩散的问题，防止半导体衬底受到金属离子的扩散污染。因此，本公开实施例有利于提高半导体器件的可靠性。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图4为相关技术中半导体器件的形成方法各步骤对应的结构示意图；
图5至图8为本公开实施例提供的半导体器件的几种结构示意图；
图9为本公开实施例提供的封装结构的结构示意图；
图10至图18为本公开实施例提供的半导体器件的制造方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前存在半导体器件可靠性有待提高的问题。
图1至图4为相关技术中半导体器件的形成方法各步骤对应的结构示意图。
参考图1，提供基底100，基底100包括半导体衬底110和介质层120，半导体衬底110位于介质层120上，基底100内还有自介质层120向半导体衬底110延伸的硅穿孔102。。
继续参考图1，提供器件层101，器件层101与对介质层120正对且相键合，其中，硅穿孔103被介质层120露出的端面与器件层101内的电连接层(未图示)电接触。
参考图2，去除部分厚度的半导体衬底110，即减薄半导体衬底110，以使硅穿孔102顶面露出，且以介质层120朝向半导体衬底110的表面为基准，剩下的半导体衬底110顶面低于硅穿孔120顶面。
在去除部分厚度的半导体衬底110期间，在硅穿孔102侧壁容易存在残留，使得半导体衬底110邻近硅穿孔102的顶面高于远离硅穿孔102的顶面，在硅穿孔102侧壁附近的半导体衬底110顶面为斜面。
参考图3，在半导体衬底110顶面以及硅穿孔102顶面沉积钝化层103，钝化层103可以包括依次沉积的第一钝化层113和第二钝化层123。
参考图4，对第一钝化层113和第二钝化层123进行平坦化处理，以露出硅穿孔102顶面，且硅穿孔102顶面与第二钝化层123齐平。
然而，由于上述的残留问题，导致在平坦化处理后，硅穿孔102周围的半导体衬底110被钝化层130露出，即钝化层103不能完全覆盖半导体衬底110表面。由于邻近硅穿孔102的半导体衬底110表面被露出，导致硅穿孔102内的金属离子容易经由被露出的表面扩散至半导体衬底110内。
例如，在进行平坦化处理过程中，硅穿孔102中的导电材料容易扩散到暴露出的半导体衬底110内，增大了半导体衬底110被污染的风险，这将影响半导体器件的信号传输，从而影响该半导体器件的可靠性。
又例如，硅穿孔102中的金属离子具有电迁移特性(EM，electromigration)，在邻近硅穿孔102周围的半导体衬底110表面被露出的情况下，金属离子受到电迁移特性的影响，也会经由半导体衬底100被露出的表面向半导体衬底100内扩散，造成半导体衬底100被污染，从而影响半导体器件的可靠性。
也就是说，如果可以保证硅穿孔周围的半导体衬底表面被钝化层覆盖住，就可以改善上述的半导体衬底受到硅穿孔内金属离子污染的问题，从而改善半导体器件的可靠性。
为解决上述问题，本公开实施提供一种半导体器件，在该半导体器件中，基底由层叠的半导体衬底和介质层构成，导电柱包括主体部和凸出部，主体部位于介质层内且延伸至半导体衬底内，凸出部邻近半导体衬底的背面且向远离主体部延伸的方向突出，且凸出部具有凸出于背面的第一斜坡侧面。因为第一斜坡侧面的存在，钝化层能在覆盖半导体衬底背面的同时还可以覆盖第一斜坡侧面，使邻近导电柱的半导体衬底不被暴露，避免导电柱内的金属离子经由暴露出的半导体衬底背面向半导体衬底内扩散的问题，防止半导体衬底受到金属离子的扩散污染，从而提高半导体器件的可靠性。
下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图5为本公开实施例提供的半导体器件的一种结构示意图。
参考图5，半导体器件包括：基底200包括半导体衬底210以及介质层220，半导体衬底210具有相对的正面11和背面22，介质层220位于正面11上；导电柱201包括主体部211和凸出部221，主体部211位于介质层220内且自正面11向半导体衬底210内延伸，凸出部221位于主体部211远离介质层220的一侧且与主体部211相连接，凸出部221邻近背面22且向远离主体部211延伸方向的方向凸出，凸出部221具有凸出于背面22的第一斜坡侧面33；钝化层202覆盖于背面22且覆盖第一斜坡侧面33，且露出凸出部221的端面。
半导体器件可以是晶圆。晶圆可以为具有存储器件和/或逻辑器件的晶圆，其中，存储器件可以为静态存储器(SRAM，Static Random-Access Memory)或者动态随机存储器(DRAM，Dynamic Random Access Memory)。逻辑器件用于构成逻辑电路。
半导体器件也可以为芯片。其中，芯片可以为具有存储器件和/或逻辑器件的芯片。
基底200内可以具有晶体管结构，导电柱201可以与晶体管结构的栅极、源极或者漏极电连接。基底200内也可以具有电容，电容与相对应的导电柱201电连接。
此外，基底200内也可以具有字线和位线，字线与相对应的导电柱201电连接，位线与相对应的导电柱201电连接。
半导体衬底210的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)。半导体衬底210的材料也可以是绝缘体上硅(SOI)、绝缘体上锗(GOI)。半导体衬底210的材料还可以为其他材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
可以理解的是，在半导体衬底210的材料为硅的情形下，导电柱201即为TSV结构。
半导体衬底210具有相对的正面11和背面22。其中，半导体衬底210覆盖有介质层220的面为正面11。
介质层220的材料可以是氧化硅、氮化硅或者氮氧化硅等绝缘材料中的一种或任意组合。
在一些例子中，介质层220可以包括至少两层子介质层，且各子介质层的材料可以相同也可以不同。子介质层的材料可以为氧化硅、氮化硅或者氮氧化硅。
凸出部221具有凸出于背面22的第一斜坡侧面33。第一斜坡侧面33的存在，使得即使导电柱201侧壁周围的背面22高于远离导电柱201侧壁的背面22，也能够保证钝化层202可以完全覆盖背面22，防止导电柱201内的金属离子扩散至半导体衬底210内。
此外，相较于相关技术中的导电柱的侧壁为直角的方案而言，第一斜坡侧面33的存在，可以有效减少导电柱201周围的残留量，使得钝化层202可以完整覆盖背面22。
其中，主体部211的材料可以为铜、铝或者钨。凸出部221的材料可以为铜、铝或者钨。
在一些例子中，主体部211的材料与凸出部221的材料可以相同。在另一些例子中，主体部211的材料与凸出部221的材料也可以不同。
此外，半导体器件还可以包括种子层(未图示)，种子层覆盖导电柱201位于基底200内的表面上。种子层的材料与导电柱201的材料可以相同。
半导体器件还可以包括绝缘层(未图示)，绝缘层用于隔离导电柱201与半导体衬底210。其中，绝缘层位于导电柱201位于基底200内的表面上。绝缘层的材料可以为氧化硅、氮化硅或者氮氧化硅。
钝化层202可以对背面22提供保护作用，例如，防止背面22在工艺中受到工艺损伤、防止水汽入侵至半导体衬底210内，且还可以防止导电柱201内的金属离子扩散至半导体衬底210内。
钝化层202可以包括第一钝化层212和第二钝化层222。第一钝化层212和第二钝化层222依次层叠在背面22且覆盖第一斜坡侧面33，并露出凸出部221的端面。
第一钝化层212的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅或者碳氮化硅等。第二钝化层222的材料可以为氧化硅、氮化硅、氮氧化硅、碳化硅或者碳氮化硅等。
第一钝化层212的材料与第二钝化层222的材料可以不同。例如，第一钝化层212的材料为氧化硅，第二钝化层222的材料可以为氮化硅。
需要说明的是，在一些例子中，钝化层202也可以为单层结构。
在一些实施例中，以正面11为基准，背面22与凸出部221的交界处的高度大于交界处以外的背面22的高度。高度差产生的原因包括：在半导体器件的制造工艺中，具有对半导体衬底210进行减薄的步骤，位于导电柱201周围的半导体衬底210被减薄的速度较远离导电柱201的半导体衬底210被减薄的速度慢，这就使得减薄步骤结束后，导电柱201周围存在残留，即导电柱201周围的背面22的高度高于远离导电柱201的背面22的高度。
因为第一斜坡侧面33的存在，导电柱201周围残留的残留量与导电柱201侧壁形成相对平滑的界面，有利于提高钝化层202与第一斜坡侧面33的界面结合能力，且提高钝化层202与导电柱201周围的背面22的界面结合能力，因此钝化层202具有良好的膜层连续性和致密性，从而有利于进一步防止导电柱201中导电材料的扩散。
在一些实施例中，以正面11为基准，背面22与凸出部221的交界处的最大高度与交界处以外的半导体衬底210背面的高度的差值可以为100nm-300nm，例如120nm、140nm、160nm、180nm、200nm、220nm、240nm、260nm、280nm或300nm等。
参照图5，在一些实施例中，第一斜坡侧面33可以是相较于正面11倾斜的斜面。倾斜的斜面的设置可以减少减薄半导体衬底210后导电柱201侧壁周围的残留量。
图6为本公开实施例提供的半导体器件的另一种结构示意图。
参照图6，在一些实施例中，第一斜坡侧面33可以是弧面。
图7和图8为本公开实施例提供的半导体器件的另外两种结构示意图。
参考图7和图8，在一些实施例中，凸出部221还具有位于半导体衬底210内的第二斜坡侧面44，第二斜坡侧面44与第一斜坡侧面33连接，且还与主体部211的侧面连接。
第二斜坡侧面44的存在，有利于增加导电柱201的体积，从而减小导电柱201的电阻。
在一些例子中，参考图7，第二斜坡侧面44可以是斜面。在另一些例子中，参考图8，第二斜坡侧面44也可以为弧面。
上述半导体器件的实施例中，第一斜坡侧面33的存在，使得即使导电柱201侧壁周围的背面22高于远离导电柱201侧壁的背面22，也能够保证钝化层202可以完全覆盖背面22，防止导电柱201内的金属离子扩散至半导体衬底210内。
相应的，本公开另一实施例还提供一种具有上述任一实施例中半导体器件的封装结构。以下将结合附图对本公开另一实施例提供的封装结构进行详细说明，与前一实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。
参照图9，封装结构包括器件层203和半导体器件(未标示)，器件层203与半导体器件堆叠设置。
封装结构可以为三维堆叠封装结构。可以理解的是，图9中仅示意出了一个半导体器件，本公开实施例并不对封装结构中堆叠的半导体器件的数量做限定，封装结构也可以包括至少2个堆叠的半导体器件。
器件层203可以包括金属层213、介电层223和衬底233。介电层223位于衬底233上，金属层213位于介质层220和介电层223之间，且与导电柱201连接，可以实现导电柱201和器件层203的电信号传输。
器件层203可以为晶圆或者芯片。在一些实施例中，器件层203中还可以包括存储器件或非存储器件。存储器件可以包括例如动态随机存取存储器(Dynamic Random AccessMemory，DRAM)、静态随机存取存储器(Static Random Access Memory，SRAM)、快闪存储器、电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPROM)、相变随机存取存储器(Phase Change Random Access Memory，PRAM)或磁阻随机存取存储器(Magnetoresistive Random Access Memory，MRAM)。
由前述分析可知，本公开实施例提供的封装结构中，可以有效避免导电柱201内的金属离子扩散至半导体衬底210内的问题，从而避免半导体衬底210受到金属离子的污染，进而有利于提高封装结构的可靠性。
相应的，本公开另一实施例还提供一种半导体器件的制造方法，可以用于形成上述实施例的半导体器件。
图10至图18是本公开实施例提供的半导体器件的制造方法中各步骤对应的结构示意图。
半导体器件的制造方法可以包括：提供基底，基底包括半导体衬底和介质层，半导体衬底具有相对的正面和背面，介质层位于正面上；形成通孔，通孔包括主体部分、凸出部分和延伸部分，主体部分位于介质层内且自正面向半导体衬底内延伸，凸出部分与主体部分相连通且向远离主体部分延伸方向的方向凸出，凸出部分具有凸出于背面的第一斜坡侧面，延伸部分与凸出部分相连通且位于凸出部分远离主体部分的一侧；形成填充满通孔的初始导电柱，初始导电柱包括填充于主体部分内的主体部、填充于凸出部分内的凸出部、以及填充于延伸部分的填充部；对背面进行刻蚀处理，以去除部分厚度的半导体衬底，以使第一斜坡侧面凸出于背面；形成钝化层，覆盖于背面且覆盖第一斜坡侧面，且还覆盖于初始导电柱露出的表面；对初始导电柱进行平坦化处理，至少去除填充部，剩余的初始导电柱作为导电柱，且钝化层露出导电柱中凸出部的端面。
以下将结合附图对本公开实施例提供的半导体器件的制造方法进行详细说明。需要说明的是，与前述半导体器件的实施例中相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。
参考图10，提供基底200，基底200包括半导体衬底210和介质层220。半导体衬底210具有相对的正面11和背面22，介质层220位于正面11上。
继续参考图10，在介质层220上形成图形化的掩膜层232。
图形化的掩膜层232内具有开口(未标示)，开口用于定位后续形成的通孔的大小和位置。其中，图形化的掩膜层232的材料可以为光刻胶或者硬掩膜材料。
参考图11，进行第一刻蚀处理，以形成初始通孔204。
具体地，以图形化的掩膜层232为掩膜，刻蚀介质层220以及半导体衬底210，以形成初始通孔204。
其中，初始通孔204的底部位于半导体衬底210内。
第一刻蚀处理可以采用Bosch工艺，在Bosch刻蚀工艺中，既提供刻蚀气体还提供钝化保护气体(或称为抗刻蚀气体)，刻蚀气体用于刻蚀，钝化保护气体用于在刻蚀期间对初始通孔204的侧壁提供钝化保护作用，通过控制刻蚀气体和钝化保护气体的气体流量，确保第一刻蚀处理的刻蚀方向为垂直向下，以形成初始通孔204。
在一个具体例子中，Bosch刻蚀工艺包括以下流程：步骤1，通入刻蚀气体六氟化硫(SF6)，六氟化硫作为蚀刻剂进行刻蚀；步骤2，通入抗刻蚀气体八氟环丁烷(C4F8)，以产生良好的抗刻蚀膜来保护刻蚀出的侧壁；控制步骤1和步骤2的周期，可以实现对被刻蚀物的刻蚀。另外，Bosch刻蚀是各向同性刻蚀，步骤1后进行步骤2，在短时间的各向同性刻蚀之后即将在刚刻蚀过的表面形成抗刻蚀层。在深度方向由于有离子的物理溅射轰击，侧壁的抗刻蚀层可以保留下来，这样下一个周期的刻蚀就不会发生侧向刻蚀。通过这种周期性“刻蚀-钝化-刻蚀”，刻蚀只沿着深度方向进行。当想要向水平方向横向刻蚀时，只需要调整刻蚀和钝化时间就可以达到横向刻蚀的目的。
参考图12，进行第二刻蚀处理，以形成凸出部分234和延伸部分244。
其中，在第二刻蚀处理后即形成了位于基底内的通孔214，通孔214包括主体部分224、凸出部分234和延伸部分244。
主体部分224位于介质层220内且自正面11向半导体衬底210内延伸，凸出部分234位于主体部分224远离介质层220的一侧且与主体部分224相连通，凸出部分234邻近背面22且向远离主体部分224延伸方向的方向凸出，延伸部分244位于半导体衬底210内向背面22延伸且与凸出部分234相连通。
第二刻蚀处理也可以为Bosch刻蚀。
如前述对Bosch工艺的描述可知，第二刻蚀处理期间刻蚀气体的通入时长大于第一刻蚀处理期间刻蚀气体的通入时长，以此形成邻近背面22且向远离主体部分224延伸方向的方向凸出的凸出部分234。具体地，前述形成主体部分224期间，第一刻蚀处理提供的刻蚀气体的气体流量与钝化保护气体的气体流量的比值为第一比值；在形成凸出部分234期间，第二刻蚀处理提供的刻蚀气体的气体流量与钝化保护气体的气体流量的比值为第二比值；其中，第一比值大于第二比值。如此，通过调整刻蚀气体的气体流量和/或钝化保护气体的气体流量，使得在此期间第二刻蚀处理的横向刻蚀速度变大，从而可以形成类球形的凸出部分234。
可以理解的是，在凸出部分234形成之后，可以通过调整第二刻蚀处理提供的刻蚀气体和钝化保护气体的流量，以实现垂直向下刻蚀，以便于形成延伸部分244。
参考图13，去除图形化的掩膜层232(参考图12)，并填充导电材料于通孔214内，形成初始导电柱231，初始导电柱231包括填充于主体部分224(参考图12)内的主体部211、填充于凸出部分234(参考图12)内的凸出部221以及填充于延伸部分244(参考图12)的填充部241。
在一些例子中，导电柱201中的导电材料可以为铜，因为铜金属较活泼，扩散能力强，迁移特性比较强，更有必要去阻挡导电柱201中铜离子扩散。
在向填充导电柱201填充导电材料之前，还可以在通孔214内壁依次沉积绝缘层和种子层。
可以理解的是，在形成绝缘层之后、形成种子层之前，还可以形成阻挡层。阻挡层一方面可以提高种子层和绝缘层之间的粘附性，另一方面也可以用来阻挡导电柱201内的金属离子向半导体衬底210内扩散。
阻挡层可以为Ti、Ta、TaN或TiN。
参考图14，提供器件层203，并将基底200的介质层220与器件层203正对相键合。
器件层203可以为封装结构中需保留的结构。可以理解的是，器件层203也可以为临时载板，用于向基底200提供机械支撑作用，后续可以进行解键合工艺将器件层203与基底200分离开。
参考图15和图16，自半导体衬底210的背面22向正面21的方向上，对半导体衬底210进行减薄处理，以使背面22低于填充部241的顶面。
图16为图15中的局部放大的结构示意图。
在一些例子中，可以采用干法刻蚀工艺进行减薄处理。其中，干法刻蚀工艺采用的刻蚀气体可以包括SF6。
在干法刻蚀工艺期间，邻近初始导电柱231的背面22被刻蚀的速率小于远离初始导电柱231的背面22被刻蚀的速率，邻近初始导电柱231的背面22被去除的量小于远离初始导电柱231的背面22，随着干法刻蚀工艺的进行，最终将在初始导电柱231侧壁周围形成残留，残留所在位置的背面22高度高于残留以外的背面22的高度。
图16示意出了初始导电柱231侧壁周围的残留情况，即初始导电柱232侧壁周围的背面22为斜坡面，斜坡面的高度H为100nm～300nm，例如可以为200nm，斜坡面的宽度L可以为200nm～400nm，例如可以为300nm。
相较于相关技术中初始导电柱侧壁与背面垂直的方案而言，本实施例中初始导电柱231侧壁与背面22形成有第一斜坡侧面，在对半导体衬底210背面22进行干法刻蚀期间，干法刻蚀工艺对第一斜坡侧面周围的半导体衬底210的刻蚀速率与对远离第一斜坡侧面的半导体衬底210的刻蚀速率的差异相对较小，因此可以减少残留在初始导电主232侧壁的残留量。
参考图17，依次在背面22上沉积第一钝化层212和第二钝化层222，此时，第一钝化层212和第二钝化层222覆盖第一斜坡侧面33上，且覆盖初始导电柱231的顶面。
由前述分析可知，由于凸出部221的存在，残留在初始导电柱231的半导体衬底210残留量与初始导电柱231侧壁形成平滑界面，在进行钝化层202沉积时，形成的薄膜更加连续致密，进一步预防导电柱201中导电材料的扩散。
可以理解的是，在另一些实施例中，也可以沉积单层膜层作为钝化层202，或者，还可以沉积三层或者三层以上的膜层作为钝化层202。
参考图18，对初始导电柱231(参考图17)进行平坦化处理，至少去除填充部241(参考图17)，剩余的初始导电柱231作为导电柱201，且钝化层202露出导电柱201中凸出部221的端面。
该平坦化处理可以利用化学机械抛光(Chemical Mechanical Polishing，CMP)来执行。
在一些例子中，平坦化处理可以针对部分厚度的钝化层202执行，以使得平坦化处理后，钝化层202顶面与凸出部221端面齐平。
由前述分析可知，由于凸出部221的存在，残留在导电柱201的半导体衬底210残留量减小，在进行平坦化处理过程中，钝化层202能够完全覆盖半导体衬底210，尤其是邻近导电柱201的半导体衬底210部分不被暴露，从而避免由于邻近导电柱201的半导体衬底210被钝化层202暴露的问题，进而避免导电柱201内的金属离子经由暴露出的半导体衬底210残留量向半导体衬底210内扩散的问题，可以防止半导体衬底210因金属离子的扩散而污染。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (10)

1.一种半导体器件，其特征在于，包括：
基底，所述基底包括半导体衬底以及介质层，所述半导体衬底具有相对的正面和背面，所述介质层位于所述正面上；
导电柱，所述导电柱包括主体部和凸出部，所述主体部位于所述介质层内且自所述正面向所述半导体衬底内延伸，所述凸出部位于所述主体部远离所述介质层的一侧且与所述主体部相连接，所述凸出部邻近所述背面且向远离所述主体部延伸方向的方向凸出，所述凸出部具有凸出于所述背面的第一斜坡侧面；
钝化层，所述钝化层覆盖于所述背面且覆盖所述第一斜坡侧面，且露出所述凸出部的端面。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一斜坡侧面为弧面。
3.根据权利要求1所述的半导体器件，其特征在于，所述第一斜坡侧面为相较于所述正面倾斜的斜面。
4.根据权利要求1-3任一项所述的半导体器件，其特征在于，所述凸出部还具有位于所述半导体衬底内的第二斜坡侧面，所述第二斜坡侧面与所述第一斜坡侧面连接，且还与所述主体部的侧面连接。
5.根据权利要求1-3任一项所述的半导体器件，其特征在于，以所述正面为基准，所述背面与所述凸出部的交界处的高度大于所述交界处以外的所述背面的高度。
6.根据权利要求5所述的半导体器件，其特征在于，以所述正面为基准，所述背面与所述凸出部的交界处的最大高度与所述交界处以外的所述背面的高度差值是100nm-300nm。
7.根据权利要求1所述的半导体器件，其特征在于，所述钝化层包括依次层叠的第一钝化层和第二钝化层。
8.一种封装结构，其特征在于，包括：
包括如权利要求1-7任一项所述的半导体器件；
器件层，所述器件层与所述半导体器件堆叠设置。
9.一种半导体器件的制造方法，其特征在于，包括：
提供基底，所述基底包括半导体衬底和介质层，所述半导体衬底具有相对的正面和背面，所述介质层位于所述正面上；
形成通孔，所述通孔包括主体部分、凸出部分和延伸部分，所述主体部分位于所述介质层内且自所述正面向所述半导体衬底内延伸，所述凸出部分与所述主体部分相连通且向远离所述主体部分延伸方向的方向凸出，所述凸出部分具有凸出于所述背面的第一斜坡侧面，所述延伸部分与所述凸出部分相连通且位于所述凸出部分远离所述主体部分的一侧；
形成填充满所述通孔的初始导电柱，所述初始导电柱包括填充于所述主体部分内的主体部、填充于所述凸出部分内的凸出部、以及填充于所述延伸部分的填充部；
对所述背面进行刻蚀处理，以去除部分厚度的所述半导体衬底，以使所述第一斜坡侧面凸出于所述背面；
形成钝化层，覆盖于背面且覆盖所述第一斜坡侧面，且还覆盖于所述初始导电柱露出的表面；
对所述初始导电柱进行平坦化处理，至少去除所述填充部，剩余的所述初始导电柱作为导电柱，且所述钝化层露出所述导电柱中所述凸出部的端面。
10.根据权利要求9所述的制造方法，其特征在于，形成所述通孔的工艺步骤包括：
进行第一刻蚀处理，以形成初始通孔；
在形成所述初始通孔之后，进行第二刻蚀处理，以形成所述凸出部分和所述延伸部分；其中，所述第一刻蚀处理和所述第二刻蚀处理均为Bosch工艺，且所述第二刻蚀处理期间刻蚀气体的通入时长大于所述第一刻蚀处理期间刻蚀气体的通入时长。
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