KR101471700B1 - 리세스형 소켓을 갖는 환형 비아를 이용한 다이 적층법 - Google Patents

리세스형 소켓을 갖는 환형 비아를 이용한 다이 적층법 Download PDF

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Abstract

리세스형 전도성 소켓을 구비한 환형 비아를 갖는 다이를 포함하는 다이 적층체 및 다이 적층체를 형성하는 방법은 다양한 전자 시스템에 사용하기 위한 구조를 제공한다. 일 실시예에서, 다이 적층체는 다른 다이의 리세스형 전도성 소켓 내로 삽입되는 다이의 상부 상의 전도성 필라를 포함한다.

Description

리세스형 소켓을 갖는 환형 비아를 이용한 다이 적층법{DIE STACKING WITH AN ANNULAR VIA HAVING A RECESSED SOCKET}
관련 출원
본 특허 출원은 2008년 4월 22일자로 출원된 미국 출원 제12/107,576호로부터 우선권의 이득을 주장하며, 이는 본 명세서에 참조로서 병합된다.
예시적 실시예들은 일반적으로 전자 소자 및 시스템의 집적 회로 제조 기술 분야에 관한 것이다.
마이크로전자장치의 초점이 점진적으로 패키징에 대한 더 많은 강조를 포함하도록 변하고 있기 때문에, 시스템-인-패키지(SiP) 방법들을 사용함으로써 패키지 내에서 추가적인 가치가 달성될 수 있다. SiP 방법은 기능 집적의 현재의 경향에 대한 선도적인 성장성 있는 해법으로서 고려될 수 있다. SiP 방법은 하나의 패키지 내에 다수의 다이를 측방향으로 나란히 또는 서로 상하로 배치하는 것을 포함한다. 그러나, 소형화 경향은 측방향으로 나란히 배치된 다이의 사용을 다소 감소시킬 수 있다. 따라서, 추가적인 접근법들은 고속의 그리고 신뢰할만한 인터페이스를 제공하면서 다이 점유면적(die real estate)을 최소화하려는 경향을 증진시킬 수 있다.
첨부 도면의 도면들 내에 예시로서, 그리고, 비제한적으로, 일부 실시예가 예시되어 있다.
도 1은 리세스형(recessed) 전도성 소켓들과 전도성 필라(pillar)들을 구비한 환형 비아들을 사용함으로써 연결된 다이들의 적층체의 일부의 예시적 실시예를 예시하는 단면도이다.
도 2는 리세스형 전도성 소켓을 구비한 환형 비아를 포함하는 하부 다이의 일부의 예시적 실시예를 예시하는 단면도이다.
도 3은 리세스형 전도성 소켓과 전도성 필라를 구비한 환형 비아를 포함하는 중간 다이의 일부의 예시적 실시예를 예시하는 단면도이다.
도 4는 환형 개구의 형성 이후 처리중인 다이의 예시적 실시예를 예시하는 단면도이다.
도 5는 도 4의 처리중인 다이의 상면도이다.
도 6은 환형 개구의 측벽들 위에 패시베이션 층을 형성한 이후의 도 4의 처리중인 다이의 단면도이다.
도 7은 전도성 비아 및 평면형 단부 부분의 형성 이후, 도 6의 처리중인 다이의 단면도이다.
도 8은 리세스형 전도성 소켓의 형성 이후의 도 7의 처리중인 다이의 단면도이다.
도 9는 비아의 평면형 단부 부분 위에 원통형 전도성 필라를 형성한 이후의 도 8의 처리중인 다이의 단면도이다.
도 10은 리세스형 전도성 소켓을 구비한 환형 비아의 형성 방법을 예시적 실시예로 예시하는 고레벨 흐름도이다.
도 11은 리세스형 전도성 소켓들과 전도성 필라들을 구비한 환형 비아를 사용하여 다이들을 적층하는 방법을 예시적 실시예로 예시하는 고레벨 흐름도이다.
도 12는 리세스형 전도성 소켓을 구비한 환형 비아의 형성을 위한 방법을 예시적 실시예로 예시하는 흐름도이다.
도 13은 리세스형 전도성 소켓과 원통형 필라를 구비하는 비아를 포함하는 다이의 일부를 형성하는 구조의 예시적 실시예를 예시하는 단면도이다.
도 14는 도 11의 방법에 의해 형성된 전자 패키지들을 포함하는 시스템의 예시적 실시예를 예시하는 블록도이다.
리세스형(recessed) 전도성 소켓 및 형성된 전도성 필라(pillar)를 구비한 환형 비아에 의한 다이 적층을 위한 예시적 구조 및 방법의 실시예를 설명한다. 하기의 설명에서, 설명의 목적상, 예시적 실시예에 대한 전반적 이해를 제공하기 위해 예시적 특정 세부사항들을 갖는 다양한 예를 설명한다. 그러나, 본 기술 분야의 숙련자는 이들 예시적 특정 세부사항들이 없이도 본 발명의 예들이 실시될 수 있다는 것을 명백히 알 수 있을 것이다.
예시적 실시예는 기판의 하부 표면 상의 환형 비아의 내부 벽에 의해 둘러싸인 리세스형 부분을 갖도록 구성된 전도성 환형 TSV(본 기술 분야에서, TSV는 관통 실리콘 비아(Through Silicon Via)의 두문자이며, 이하에서, 이는 관통 기판 비아를 나타내기 위해 사용될 것이다)를 형성하는 단계를 포함할 수 있다. 본 방법은 리세스형 전도성 소켓을 형성하기 위해 환형 비아의 리세스형 부분을 덮고 라이닝(line)하기 위해 전도성 층을 형성하는 단계를 포함할 수 있다. 본 방법은 (예를들어, 인접한 적층된 다이의 전방 측면(front side) 상의 접합 패드 구조의 상단 상에) 환형 비아의 평면형 단부 부분의 외부로 연장하는 전도성 원통형 필라를 형성하는 단계를 추가로 포함할 수 있다.
도 1은 리세스형 전도성 소켓들과 전도성 필라들을 구비하는 환형 비아를 사용함으로써 연결된 다이들의 적층체(100)의 일부의 예시적 실시예를 예시하는 단면도이다. 적층체(100)는 전도성 리세스형 소켓(115)을 포함하는 하부 다이(110)와, 전도성 리세스형 소켓(115)과 전도성 필라(125)를 포함하는 하나 이상의 중간 다이(120) 및 접합 패드(135) 상에 형성된 전도성 필라(125)를 포함하는 상부 다이(130)를 포함할 수 있다. 전도성 필라(125) 및 전도성 리세스형 소켓(115)은 크기가 정합(match)하도록 구성될 수 있으며 인접한 다이들(예를들어, 하부 다이(110)와 중간 다이(120), 중간 다이들(120) 상호간, 또는 중간 다이(120)와 상부 다이(130)) 사이의 안정한 전도성 결합을 형성하기 위해 함께 끼워질(fit) 수 있다. 예시적 실시예에서, 적층체는 하부 다이(110)와 상부 다이(130)로 구성될 수 있다.
일부 예시적 실시예에서, 다이들(110, 120 또는 130)은 반도체 웨이퍼들을 포함할 수 있다. 반도체 웨이퍼는 실리콘을 포함할 수 있지만, 이에 한정되지는 않는다. 또한, 다이는 전자 소자들, 예를들어, DRAM, SDRAM, PCRAM, 플래시 메모리, 이미저(imager) 등을 포함할 수 있다. 전도성 필라는 구리로 제조될 수 있으며, 전도성 리세스형 소켓은 언더 범프 재료(UBM), 예를들어, 니켈/팔라듐/금 합금으로 제조될 수 있다. 다른 전도성 재료들이 전도성 필라 또는 전도성 리세스형 소켓 중 어느 하나의 제조를 위해 사용될 수도 있다.
본 출원에 개시된 다이 적층 방법은 종래 기술에 비해 다수의 장점을 제공한다. 예를들어, 전도성 리세스형 소켓(115)과 전도성 필라(125)는 적층된 다이가 다이 적층 프로세스로부터 후속 프로세스들(예를들어, 리플로우, 언더-필(under-fill) 등)로 이동될 때 정렬 안정성을 향상시킬 수 있는 상호로킹(interlocking) 특징을 제공할 수 있다. 본 방법의 다른 장점은 리세스형 소켓(115)과 전도성 필라(125)에 의해 가능해지는 근사 제로(near zero) 접합-라인 다이 적층을 달성하는 것을 포함할 수 있다.
도 2는 리세스형 전도성 소켓(210)을 구비한 환형 비아를 포함하는 하부 다이의 부분(200)의 예시적 실시예를 예시하는 단면도이다. 부분(200)은 도 1의 하부 다이(110)의 일부일 수 있다. 부분(200)은 기판(206)(예를들어, 실리콘 웨이퍼), 전도성 환형 TSV(230) 및 UBM 소켓을 형성하는 리세스형 전도성, 예를들어, UBM, 층을 포함한다. 예시적 실시예에서, 부분(200)은 또한 배면측 패시베이션(204) 및 접합 패드(208)를 포함한다. UBM 소켓은 기판(206)의 하부 표면 상의 환형 비아의 내부 벽들에 의해 형성될 수 있다. 환형 TSV(230)는 평면형 단부 부분(235)을 포함할 수 있다. 환형 TSV(230) 및 평면형 단부 부분(235)은 구리를 포함할 수 있다. 기판의 상부 표면은 하부 다이(110)의 활성 표면(집적된 전자 소자들 포함)일 수 있다.
도 3은 리세스형 전도성 소켓(210)과 전도성 필라(310)를 구비하는 환형 비아를 포함하는 중간 다이의 부분(300)의 예시적 실시예를 예시하는 단면도이다. 부분(300)은 도 1의 중간 다이(120)의 일부일 수 있다. 부분(300)은 기판(206), 전도성 환형 TSV(230), UBM 소켓, 배면측 패시베이션(204) 및 접합 패드(208)를 포함할 수 있다. 부가적으로, 부분(300)은 평면형 단부 부분(235) 위에 형성된 전도성, 예를들어, 구리 원통형 필라(310)(이하, 전도성 필라로도 지칭됨)를 포함할 수 있다. 예시적 실시예에서, 전도성 필라(310)는 기판의 평면에 대하여 수직일 수 있다. 전도성 필라(310)는 UBM 소켓 내에 끼워지도록 크기설정될 수 있으며, 따라서, UBM 소켓 내에 전도성 필라를 배치하여 적층될 때 하부 다이(110)와 중간 다이(120) 사이의 전도성 결합을 가능하게 한다. 예시적 실시예에서, 전도성 필라(310)는 리세스형 전도성 소켓(210)과 정렬될 수 있다.
도 4는 환형 개구(420) 형성 이후의 처리중인 다이(400)의 예시적 실시예를 예시하는 단면도이다. 예시적 실시예에서, 환형 개구(420)는 기판 재료, 예를들어, 실리콘을 기판의 링 형상 영역으로부터 제거함으로써(예를들어, 건식 에치, 습식 에치 등을 사용한 에칭에 의해) 형성될 수 있다. 링 형상 영역은 접합 패드 층(440)을 포함하는 기판(410)의 상부 표면 위에 코팅되어 있는 포토-레지스트 층(430)을 사용하여(도 5의 링 형상 영역(520) 참조) 패터닝될 수 있다. 링 형상 개구를 갖는 포토 레지스트를 패터닝하기 위해 리소그래피가 사용될 수 있다. 포토 레지스트는 TSV 에치 프로세스 동안 일시적인 에치 마스크로서 기능할 수 있다. 접합 패드 층(440)은 전도성 재료, 예를들어, 구리를 기판(410) 상에 도금함으로써 형성될 수 있다. 기판의 TSV 에칭은 약 50 내지 150 미크론의 통상적 깊이를 갖는 환형 개구(420)를 형성할 수 있다.
도 4의 처리중인 다이의 상면도가 도 5에 도시되어 있으며, 여기서, 기판(410)의 상부 표면을 덮는 포토-레지스트 층(430)이 도시되어 있다. 또한, 도 5에는 포토-레지스트 층(430)이 없는 링 형상 영역(520)이 도시되어 있다.
도 6은 환형 개구(420)의 측벽들 위에 패시베이션 층(610)을 형성한 이후, 도 4의 처리중인 다이의 단면도이다. 예시적 실시예에 따라서, 패시베이션 층(610)은 환형 개구(측벽들 및 하부 영역(620))의 표면 위에 예를들어, 펄스 증착 층(PDL) 프로세스를 사용하여 패시베이션 재료, 예를들어, 알루미늄 산화물을 증착함으로써 형성될 수 있다. 다음 단계에서, 패시베이션 층(610)은 전체 수평 표면으로부터 제거될 수 있다. 하부 영역(620) 및 상부 표면으로부터의 패시베이션 층(610)의 제거는 예를들어, 바람직하게는 수평 표면으로부터 증착물을 제거할 수 있는 스페이서 에치에 의해 수행될 수 있다.
환형 개구는 수직 부분(730) 및 평면형 단부 부분(720)을 형성하도록 도 7에 도시된 바와 같이 전도성 재료로 충전될 수 있다. 측벽 패시베이션 층(610)은 구성된 패키지 또는 소자의 동작 동안 측벽들을 통해 금속 비아로부터 기판(410)으로의 전류 누설을 방지할 수 있다. 예시적 실시예에서, 환형 개구의 충전은 금속 비아의 형성의 다음 단계를 용이하게 할 수 있는, 전도성 재료, 예를들어, 구리의 얇은 시드(seed) 층의 증착에서 시작할 수 있다.
금속 비아의 형성은 원하는 영역 위에, 전도성 재료, 예를들어, 구리를 증착, 예를들어, 전기도금함으로써 수행될 수 있다. 원하는 영역은 접합 패드 및 환형 개구의 표면 영역을 포함할 수 있다. 원하는 영역은 포토리소그래픽 패터닝 프로세스를 통해 형성될 수 있다. 전기도금된 구리는 고체(solid) 금속 비아를 형성할 수 있다. 고체 금속 비아의 형성 이후, 시드 층 및 포토-레지스트 층(750)(포토리소그래픽 패터닝 프로세스에서 증착됨)은 기판의 표면으로부터 제거, 예를들어, 박피될 수 있다. 예시적 실시예에서, 배리어 층이 시드 층의 형성 이전에 증착될 수 있다. 배리어 층은 전기도금된 구리가 기판 내로 확산하는 것을 방지할 수 있다. 또한, 배리어 층은 전해도금 프로세스에 의해 덮여지지 않은 영역으로부터 제거될 수도 있다.
도 8은 리세스형 전도성 소켓(840)의 형성 이후, 도 7의 처리중인 다이의 단면도이다. 기판의 상부 표면 상에 금속 비아를 형성한 이후, 리세스형 전도성 소켓(840)이 배면측 표면 상에 형성된다. 리세스형 전도성 소켓(840)의 취득은 예를들어, 배면연삭(backgrinding) 프로세스를 사용하여 평면형 단부 부분(720) 반대쪽의 배면 표면으로부터 기판을 박화(thining)하는 것을 수반할 수 있다. 배면연삭 프로세스 동안 임의의 손상으로부터 기판을 보호하기 위해, 일시적 캐리어(810)(예를들어, 유리 또는 실리콘 웨이퍼)가 접착제 층(820)을 사용하여 기판의 상부 표면에 부착될 수 있다.
배면연삭은 통상적으로 50 내지 150 미크론의 두께를 갖는 기판(410)을 남길 수 있다. 배면연삭은 기판 재료가 금속 비아의 하부 부분과 실질적으로 수평이(flush) 될 때까지 계속될 수 있다. 그러나, 리세스형 전도성 소켓(840)을 형성하기 위해, 환형 금속 비아의 높이 중 일부 부분, 예를들어 10 내지 15 미크론은 노출되어야 한다. 이는 금속 비아에 대하여 기판 재료 리세스를 형성하고 환형 금속 비아의 내부 측벽들에 의해 둘러싸인 개구를 형성하도록 예를들어, 글로벌 습식 에치 또는 건식 에치를 사용하여 기판 재료를 선택적으로 제거함으로써 달성될 수 있다.
리세스형 전도성 소켓의 형성 이전의 다음 단계는 리세스형 전도성 소켓이 형성되는 영역을 제외한 전체 리세스형 표면 위에 배면측 패시베이션 층(830)을 형성할 수 있다. 이 영역은 참조 번호 850으로 도시되어 있으며, 여기서, 리세스형 전도성 소켓(840)이 금속 비아와 전도성 접촉을 형성하게 되도록(환형 TSV의 측벽 패시베이션을 제거함으로써) 금속 비아가 노출될 필요가 있다. 예시적 실시예에서, 선택된 영역 위의 배면측 패시베이션 층(830)의 증착은 예를들어, 리소그래픽 프로세스를 통해 패터닝될 수 있는 광-활성 스핀-온 유전체 폴리머 층을 사용하여 수행될 수 있다.
리세스형 전도성 소켓(840)의 형성은 배면측 패시베이션 층(830)에 의해 덮여지지 않은 영역 위에 전도성 재료, 예를들어, UBM을 선택적으로 증착함으로써 수행될 수 있다. 이 단계에서, 처리된 다이는 전도성 금속 비아 및 UBM 소켓(즉, 리세스형 전도성 소켓(840))에 의해 형성된 TSV를 포함하며, 하부 다이로서 사용될 수 있다.
도 9는 비아의 평면형 단부 부분 외부로 연장하는 원통형 전도성 필라(920)의 형성 이후의, 도 7의 처리중인 다이의 단면도이다. 도 1에 도시된 바와 같은 중간 다이(120)는 참조 번호 920으로 도 9에 도시된 전도성 필라를 포함할 수 있다. 예시적 실시예에서, 전도성 필라(920)의 형성은 금속 비아의 형성에 뒤이어 달성될 수 있다. 전도성 필라(920)의 형성 프로세스는 환형 비아의 평면형 단부 부분을 포함하는 기판의 상부 표면 위에 두꺼운 마스크 층(910)을 먼저 증착하고, 그후, 전도성 필라(920)가 그 위에 형성되게 되는 영역으로부터 두꺼운 마스크 층(910)을 선택적으로 제거함으로써 시작될 수 있다. 마스크 층(910)의 두께는 전도성 필라(920)의 높이와 같을 수 있다. 전도성 필라(920)의 높이는 전도성 필라가 UBM 소켓(840) 내로 끼워질 수 있도록 선택될 수 있다. 예시적 실시예에서, 전도성 필라(920)는 금속 비아와 정렬될 수 있다.
전도성 필라(920)의 형성을 위해 고려되는 영역(예를들어, 환형 비아 내측의 중앙 부분의 영역보다 작은 영역)으로부터 마스크 층(910)을 선택적으로 제거한 이후, 전도성 필라(920)는 마스크 층(910)을 선택적으로 제거함으로써 형성된 구멍 내측에 전도성 층(예를들어, 구리, 땜납 재료, 등)을 선택적으로 증착, 예를들어 전기도금함으로써 형성될 수 있다. 다음 단계에서, 마스크 층(910)은 전도성 필라(920)를 노출시키도록 선택적으로 제거될 수 있다. 도 9의 처리중인 다이로부터 중간 다이를 형성하는 것은 도 8에 명확하게 설명된 프로세스를 필요로 할 수 있다.
도 10은 리세스형 전도성 소켓을 갖는 알루미늄 비아의 형성을 위한 방법(1000)을 예시적 실시예로 예시하는 고레벨 흐름도이다. 본 방법(1000)은 환형 비아(730)의 내부 벽들에 의해 둘러싸인 리세스형 부분을 형성하도록 구성된 전도성 환형 비아가 기판(410)의 하부 표면 상에 형성되는 동작 1010에서 시작한다. 또한, 본 방법은 동작 1020에서, 도 8에 도시된 바와 같이 리세스형 전도성 소켓(840)을 구성하기 위해 리세스형 부분을 덮기 위해 전도성 층을 형성하는 단계를 포함할 수 있다.
도 11은 리세스형 전도성 소켓들과 전도성 필라들을 구비한 환형 비아를 사용하여 다이를 적층하기 위한 방법(1100)을 예시적 실시예로 예시하는 고레벨 흐름도이다. 본 방법(1100)은 제1 다이(110)(도 1 참조)가 구성되는 동작 1102에서 시작할 수 있다. 이러한 구성은 이하의 구조적 구성요소들을 형성하는 단계를 포함할 수 있다. A. 기판(206)의 제1 표면의 일부를 덮는 평면형 단부 부분(235)을 형성하는 단계를 포함하는 환형 관통 기판 비아(TSV)를 형성하는 단계로서, 환형 TSV의 부분은 기판(206)의 제2 표면으로부터 연장됨; B. 환형 TSV를 둘러싸는 기판의 제2 표면의 부분을 덮고 환형 TSV 내측의 리세스형 부분을 남겨두도록 비전도성 층(예를들어, 배면측 패시베이션 층(204))을 형성하는 단계; 및 C. 제1 다이(110)의 하부 표면 상에 UBM 소켓을 구성하도록 리세스형 부분 위에 언더 범프 층을 증착하는 단계로서, 제1 다이(110)의 하부 표면은 기판(206)의 제2 표면과 동일함.
동작 1104에서, 제2 다이, 예를들어, 도 1의 중간 다이(120)가 구성될 수 있다. 제2 다이의 구성은 평면형 단부 부분(235) 외부로 연장하는, 제2 다이의 상부 표면 상의 전도성 원통형 필라(310)를 추가로 배치하는 것을 제외하면, 제1 다이에 관하여 상술된 바와 실질적으로 동일한 구조적 구성요소를 형성하는 단계를 포함할 수 있다. 예시적 실시예에서, 전도성 필라(310)는 제1 다이의 UBM 층에 의해 형성된 리세스형 전도성 소켓 내로 끼워지도록 크기설정될 수 있다.
도 12는 리세스형 전도성 소켓을 구비한 환형 비아의 형성을 위한 방법(1200)을 예시적 실시예로 예시하는 흐름도이다. 본 방법은 기판(410)의 제1 표면으로부터 기판(410)이 에칭되어 환형 개구(420)를 형성하는 동작 1210에서 시작한다. 동작 1220에서, 제1 패시베이션 층(610)은 환형 개구(420)의 측벽들 위에 증착될 수 있다. 환형 개구(420)는 동작 1230에서 금속 비아(730)가 형성되도록 제1 전도성 재료, 예를들어, 구리로 충전될 수 있다. 금속 비아(730)는 기판(410)의 제1 표면, 예를들어, 상부 측면의 일부를 덮고 환형 개구(420)의 외부 에지로부터 외향하여 제1 표면 상에서 연장하는 평면형 단부 부분(720)을 포함할 수 있다.
동작 1240에서, 기판(410)은 금속 비아(730)의 일부가 기판(410)의 제2 표면으로부터 외부로 연장하는 정도로 환형 비아(730)에 의해 둘러싸인 영역을 포함하는 기판(410)의 제2 표면으로부터 기판 재료를 제거, 예를들어, 배면연삭 및 에칭함으로써 박화될 수 있다. 제1 패시베이션 층(610)은 금속 비아의 노출된 단부의 내부 부분(850)과 내부 벽들로부터 제거, 예를들어, 에칭될 수 있다(동작 1250). 동작 1260에서, 제2 패시베이션 층(830)이 금속 비아(730)의 노출된 단부의 내부 부분을 둘러싸는 기판(410)의 제2 표면의 부분 위에 증착되어 금속 비아(730)의 내부 벽들에 의해 둘러싸인 리세스형 영역이 형성될 수 있다. 동작 1270에서, 제2 전도성 재료, 예를들어, UBM의 층이 전도성 UBM 소켓을 형성하도록 리세스형 영역의 표면 위에 코팅될 수 있다.
도 13은 리세스형 전도성 소켓(1350)과 원통형 필라(1330)를 구비한 비아(1310)를 포함하는 다이의 부분을 형성하는 구조(1300)의 예시적 실시예를 예시하는 단면도이다. 비아(1310)는 접합 패드(1360) 및 필라(1330)와 전도성 접촉하는 평면형 단부 섹션(1320)을 포함하는 고체 원통형 비아(1310)로서 형성될 수 있다. 비아(1310)는 UBM 소켓(1340)을 형성하는 UBM 층에 의해 덮여진 리세스형 부분을 포함할 수 있다. 배면측 패시베이션 층(1370)은 고체 원통형 비아(1310) 내로 리세스형 부분을 위한 에치 마스크로서 기능하도록 패터닝 및 사용될 수 있다. 또한, 배면측 패시베이션 층(1370)은 절연 층으로서 사용될 수도 있다. 예시적 실시예에서, 필라(1330)는 UBM 소켓(1340)과 실질적으로 유사한 UBM 소켓 안으로 끼워지도록 크기설정될 수 있다. 예시적 실시예에서, 기판(410)은 전자 회로를 포함하는 다이의 일부일 수 있다. 전자 회로는 DRAM, SDRAM, PCRAM, 플래시 메모리, 이미저 등을 포함할 수 있다.
도 14는 도 11의 방법에 의해 형성된 전자 패키지를 포함하는 시스템(1400)의 예시적 실시예를 예시하는 블록도이다. 예시적 실시예에 따라서, 시스템(1400)은 메인-프레임, 데스크-탑 또는 랩탑 컴퓨터, 퍼스널 디지털 어시스턴트(PDA), 휴대 전화 등을 나타낼 수 있다. 시스템(1400)은 하나 이상의 프로세서(1410), 하나 이상의 RAM(1420), 다수의 입력/출력 장치(1430) 및 버스(1450)에 결합된 하나 이상의 저장 장치(1440)를 포함할 수 있다. 예시적 실시예에서, RAM(1420)은 SRAM, DRAM, PCRAM 또는 플래시 메모리를 포함할 수 있다. 저장 장치(1440)는 하드 디스크, 콤팩트 디스크(CD) 또는 디지털 다용도 디스크(DVD)를 포함할 수 있다. 예시적 실시예에서, 프로세서(1410) 또는 RAM(1420)은 도 1에 도시된 바와 같은 리세스형 전도성 소켓을 구비한 환형 비아에 의해 적층된 다이들로 구성되는 전자 패키지들을 포함할 수 있다.
리세스형 전도성 소켓들과 전도성 필라들을 구비한 환형 비아에 의한 다이 적층을 위한 다이 소켓 구조 및 방법을 설명하였다. 비록, 특정 실시예를 설명하였지만, 이들 실시예에 다양한 변형 및 변경이 이루어질 수 있음은 명백하다. 따라서, 본 명세서 및 도면은 제한적인 의미가 아닌 예시적인 것으로 간주되어야 한다.
본 내용의 요약서는 독자가 기술적 내용의 본질을 신속히 알 수 있게 하는 요약서를 요구하는 37 C.F.R.§1.72(b)에 따라 제공된 것이다. 이는 청구범위를 해석하거나 제한하기 위해 사용되지 않는다는 이해에 따라 제출되었다. 부가적으로, 상술한 상세한 설명에서, 본 내용을 능률화하는 목적을 위해 단일 실시예에서 다양한 특징들이 함께 그룹화되어 있다는 것을 알 수 있다. 이러한 개시 방법은 청구범위를 제한하는 것으로서 해석되지 않아야 한다. 따라서, 하기의 청구범위는 각 청구범위가 별개의 실시예로서 그 자체로 독립적인 상태로 상세한 설명에 통합된다.

Claims (33)

  1. 기판의 일부를 둘러싸는 전도성 환형 비아를 포함하는 기판 - 상기 전도성 환형 비아는 상기 기판의 하부 표면 상의 환형 비아의 내부 벽들에 의해 둘러싸인 리세스형(recessed) 부분을 가짐 - 과,
    상기 기판의 상기 일부의 상부 표면과 접촉하여 상기 리세스형 부분을 덮고, 전도성 소켓으로서 구성된 전도성 층을 포함하는 장치.
  2. 청구항 1에 있어서, 상기 기판은 실리콘을 포함하고, 상기 전도성 환형 비아는 구리를 포함하며, 상기 전도성 층은 언더 범프 재료를 포함하는 장치.
  3. 청구항 1에 있어서, 상기 환형 비아는 상기 기판의 상부 표면의 일부를 덮는 평면형 단부 부분을 포함하는 장치.
  4. 청구항 3에 있어서, 상기 환형 비아의 상기 평면형 단부 부분으로부터 외부로 연장하는 전도성 원통형 필라(pillar)를 더 포함하는 장치.
  5. 청구항 4에 있어서, 상기 전도성 원통형 필라는 상기 기판의 평면에 대하여 수직인 장치.
  6. 청구항 1에 있어서, 상기 기판은 다이의 일부이고, 상기 기판의 상부 표면은 상기 다이의 활성 표면인 장치.
  7. 청구항 6에 있어서, 상기 다이의 상기 활성 표면은 집적된 전자 소자들을 포함하는 장치.
  8. 기판의 일부를 둘러싸는 전도성 환형 비아를 형성하는 단계 - 상기 전도성 환형 비아는 상기 기판의 하부 표면 상의 환형 비아의 내부 벽들에 의해 둘러싸인 리세스형 부분을 구비함 - 와,
    전도성 소켓을 형성하도록 상기 기판의 상기 일부의 상부 표면과 접촉하여 상기 리세스형 부분을 덮는 전도성 층을 형성하는 단계를 포함하는 방법.
  9. 청구항 8에 있어서, 상기 전도성 환형 비아를 형성하는 단계는 상기 기판의 상부 표면의 일부를 덮는 평면형 단부 부분을 형성하는 단계를 포함하는 방법.
  10. 청구항 9에 있어서, 상기 기판으로부터 외부로 연장하는 상기 환형 비아의 상기 평면형 단부 부분 상에 전도성 원통형 필라를 형성하는 단계를 더 포함하는 방법.
  11. 제1 다이와 제2 다이를 포함하는 전자 패키지에 있어서,
    상기 제1 다이는,
    기판의 제1 표면의 일부를 덮는 평면형 단부 부분을 포함하는 환형 관통 기판 비아(TSV)를 갖는 기판과,
    상기 환형 TSV를 둘러싸는 상기 기판의 제2 표면의 부분들을 덮는 비전도성 층과,
    상기 제2 표면에서 상기 환형 TSV의 리세스형 부분 내에 배치되고, 상기 제1 다이의 하부 표면 상의 전도성 소켓으로서 구성되는 언더 범프 층을 포함하고, 상기 제1 다이의 상기 하부 표면은 상기 기판의 상기 제2 표면이며,
    상기 제2 다이는 전자 패키지 내에서 상기 제1 다이에 대해 배열되고, 상기 제2 다이의 상부 표면 상에 형성된 전도성 원통형 필라를 구비하며, 여기서 상기 전도성 원통형 필라는 상기 제1 다이의 상기 전도성 소켓 내에 끼워지도록 크기설정되는 전자 패키지.
  12. 청구항 11에 있어서, 상기 환형 TSV의 상기 평면형 단부 부분과 상기 기판 사이에 배치된 전도성 패드를 더 포함하는 전자 패키지.
  13. 청구항 11에 있어서, 상기 기판은 실리콘을 포함하는 전자 패키지.
  14. 청구항 11에 있어서, 상기 제1 다이 또는 상기 제2 다이 중 적어도 하나는 집적된 전자 소자들을 포함하는 전자 패키지.
  15. 청구항 11에 있어서, 상기 환형 TSV는 구리를 포함하는 전자 패키지.
  16. 청구항 11에 있어서, 상기 비전도성 층은 배면측 패시베이션 층을 포함하는 전자 패키지.
  17. 청구항 11에 있어서, 상기 제2 다이의 상기 전도성 원통형 필라가 상기 제1 다이의 상기 전도성 소켓 내로 끼워져서 상기 제1 다이의 상기 전도성 소켓과 상기 제2 다이의 상기 전도성 원통형 필라 사이에 전도성 연결을 형성하도록, 상기 제1 다이 및 상기 제2 다이가 적층되는 전자 패키지.
  18. 청구항 17에 있어서, 상부 다이를 더 포함하고, 여기서, 상기 상부 다이는, 금속 필라가 상기 제2 다이의 상기 전도성 소켓 내에 배치되어 상기 제2 다이의 상기 전도성 소켓과 상기 금속 필라 사이의 전도성 연결을 형성하도록, 상기 제2 다이의 환형 비아 내의 상기 전도성 소켓 내로 끼워지도록 크기설정된 금속 필라를 포함하는 전자 패키지.
  19. 청구항 17에 있어서, 상기 전자 패키지는 상기 제2 다이의 환형 비아 내의 전도성 소켓 내에 배치된 추가적인 다이들 중 하나의 전도성 원통형 필라에 의해 상기 적층된 제1 다이 및 제2 다이에 연결된 하나 이상의 추가적인 다이들을 포함하는 전자 패키지.
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