CN113964081A - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明实施例提供一种半导体结构及其形成方法，半导体结构的形成方法包括：提供晶圆，所述晶圆具有正面和背面，所述晶圆内具有导电插塞，所述导电插塞自所述正面向所述背面延伸，且所述导电插塞底面位于所述晶圆内；对所述晶圆背面进行刻蚀工艺，形成至少暴露所述导电插塞底面的凹槽；形成覆盖所述导电插塞底面的功能层。本发明有利于提高半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构及其形成方法。
背景技术
在3D芯片结构的研发过程中，为了强化芯片封装体的导热效果，通常会在晶圆内置入导热性能良好的元件，以传导并散发晶圆某一位置的热量，例如伪导电插塞。
在导电插塞的形成过程中，当用于填充导电材料和形成保护膜层的凹槽深宽比较大时，通过沉积工艺形成的覆盖凹槽底部和侧壁的膜层存在沉积不良的问题，进而导致性能缺陷。为解决这一性能缺陷，现有技术通常会对沉积不良的部分进行调整，然而现有技术存在一些问题。
发明内容
本发明实施例提供了一种半导体结构及其形成方法，有利于提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供晶圆，所述晶圆具有正面和背面，所述晶圆内具有导电插塞，所述导电插塞自所述正面向所述背面延伸，且所述导电插塞底面位于所述晶圆内；对所述晶圆背面进行刻蚀工艺，形成至少暴露所述导电插塞底面的凹槽；形成覆盖所述导电插塞底面的功能层。
另外，在进行所述刻蚀工艺之前，还包括：对所述晶圆背面进行平坦化工艺。
另外，所述晶圆内具有多个所述导电插塞，在垂直于所述晶圆背面的方向上，多个所述导电插塞的底面高度不同；所述凹槽暴露出任意所述导电插塞的底面。
另外，所述凹槽还暴露出所述导电插塞的部分侧壁；在形成所述功能层的工艺步骤中，还在所述导电插塞的部分侧壁形成所述功能层。
另外，所述导电插塞底面覆盖有保护层；在形成所述凹槽的工艺步骤中，所述刻蚀工艺还用于去除所述保护层。
另外，所述功能层包括覆盖所述导电插塞底面的阻拦层和填充所述凹槽的介质层，阻拦层用于阻拦所述导电插塞中的金属离子迁移至所述介质层内。
另外，所述介质层的材料包括二氧化硅、氮化硅或氮氧化硅中的至少一者，所述阻拦层的材料包括碳氮化硅。
另外，所述功能层包括键合层，所述键合层用于进行熔融键合工艺。
相应地，本发明实施例还提供一种半导体结构，包括：晶圆，所述晶圆具有正面和背面，所述晶圆内具有导电插塞，所述导电插塞自所述正面向所述背面延伸，且所述导电插塞底面位于所述晶圆内；凹槽，所述凹槽顶部开口位于所述晶圆背面所在平面，所述凹槽至少暴露所述导电插塞底面；功能层，所述功能层覆盖所述导电插塞底面。
另外，所述凹槽暴露所述导电插塞的底面和部分侧壁，所述功能层覆盖所述导电插塞的底面和部分侧壁。
另外，在垂直于所述晶圆背面的方向上，所述凹槽底面与所述导电插塞底面之间的高度差为2nm～10nm。
另外，所述功能层为叠层结构，所述叠层结构包括覆盖所述导电插塞底面的阻拦层，以及填充所述凹槽的介质层，所述阻拦层用于阻拦所述导电插塞中的金属离子迁移至所述介质层内。
另外，，所述阻拦层的材料包括碳氮化硅，或者，所述阻拦层包括依次层叠的钽层和氮化钽层，所述钽层覆盖所述导电插塞底面，所述氮化钽层覆盖所述钽层。
另外，所述导电插塞与所述凹槽排列为标记图案。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
上述技术方案中，采用刻蚀工艺暴露出导电插塞底面，有利于避免暴露过程中对导电插塞及其相邻的结构造成应力损伤，以及避免导电插塞及其相邻结构因为暴露过程中的应力问题而发生结构性改变，从而保证半导体结构具有良好的性能。
另外，凹槽暴露出任意导电插塞的底面，使得任意导电插塞的底面都能被功能层覆盖，有利于避免部分导电插塞因底面未被功能层覆盖而导致半导体结构出现性能缺陷。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1至图4为一种半导体结构的形成方法各步骤对应的结构示意图；
图5至图12为本发明实施例提供的一种半导体结构的形成方法各步骤对应的结构示意图；
图13为本发明又一实施例提供的一种半导体结构的结构示意图。
具体实施方式
参考图1，半导体结构包括：晶圆10，晶圆10具有正面101和与正面101相对的背面102，晶圆10内具有导电插塞11，导电插塞11自正面101向背面102延伸，且导电插塞11底面位于晶圆10内；保护层12，保护层12覆盖导电插塞11底面和侧壁；标记图案13，标记图案13位于晶圆正面101。
保护层12可以是叠层结构，保护层12可包括包覆导电插塞11底面和侧壁的阻拦层和包覆阻拦层表面的介电层，阻拦层用于避免导电插塞11内的金属离子向晶圆10内迁移，介电层用于防止导电插塞11漏电。
随着容纳导电插塞11和保护层12的凹槽的深宽比不断增大，在沉积形成保护层12的过程中，凹槽的底部会存在沉积不良的问题，其中较为严重的是底部拐角区域，底部拐角区域还包括凹槽的部分侧壁。沉积不良的问题会导致保护层12无法实现较好的保护效果，进而导致半导体结构出现性能缺陷，例如，导电插塞11内的金属离子扩散和导电插塞11漏电。
另外，由于标记图案13位于正面101，在对晶圆10背面102进行加工处理时，需要识别并利用位于正面101的标记图案13，而这存在一定的难度，并且存在较大的对准误差。
为解决上述沉积不良的技术问题，且为了保证导电插塞11具有良好的散热效果，当前工艺通常选择对导电插塞11的底面和侧壁进行一定的工艺处理。具体步骤如下：
参考图2，进行第一平坦化工艺，去除位于导电插塞11底面的晶圆10，以暴露出导电插塞11的底面；参考图3，进行刻蚀工艺，去除覆盖导电插塞11部分侧壁的保护层12以及位于相邻导电插塞11之间的晶圆10，以暴露出导电插塞11的部分侧壁，该部分侧壁表面通常存在保护层12沉积不良的问题。
由于平坦化工艺的去除速率通常大于刻蚀工艺，先采用平坦化工艺暴露出导电插塞11的底面，再采用刻蚀工艺暴露导电插塞11的部分侧壁，能够缩短整个工艺流程的周期。然而，平坦化工艺会产生一定的拉扯应力，在以导电插塞11底面为基准进行平坦化工艺时，拉扯应力会施加在导电插塞11上，使得导电插塞11在工艺过程中不断向周边结构施加压应力，从而导致导电插塞11与保护层12脱层，形成第一空隙111，以及导致部分保护层12发生破裂。
其中，破裂的保护层12碎屑可能掉落至第一空隙111内，在使保护层12与导电插塞11重新密闭接合时，保护层12碎屑的存在可能导致保护层12和导电插塞11无法有效密合；此外，在对保护层12和导电插塞11进行密闭接合时，保护层12碎屑的存在可能导致应力集中问题，进而对完好的保护层12造成破坏。
参考图4，在晶圆10背面102沉积介质材料，并进行第二平坦化工艺，以形成暴露导电插塞11底面的介质层13。
由于介质层13暴露导电插塞11底面，因此第二平坦化工艺也是以导电插塞11底面为基准进行的，也就是说，第二平坦化工艺也会拉扯导电插塞11，进而导致导电插塞11和介质层13之间产生第二空隙131，以及使得靠近导电插塞11的部分介质层13发生破裂。
此外，通过包覆的方式保护导电插塞11侧壁，而将导电插塞11底面暴露出来以导出热量，会导致导电插塞11在没有其他膜层覆盖的情况下出现损伤，且导电插塞11的暴露本身就具有漏电风险。
为解决上述问题，本发明实施提供一种半导体结构及其形成方法，在暴露位于晶圆内的导电插塞底面时，通过采用刻蚀工艺代替平坦化工艺，形成暴露导电插塞底面的凹槽，避免平坦化工艺的拉扯应力对导电插塞以及位于导电插塞周围的结构造成损伤，从而保证半导体结构具有良好性能。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图5至图12为本发明实施例提供的一种半导体结构的制作方法各步骤对应的结构示意图。
参考图5，提供晶圆20，晶圆20具有正面201和与正面201相对的背面202，晶圆20内具有导电插塞21，导电插塞21自正面201向背面202延伸，且导电插塞21底面位于晶圆20内。
本实施例中，在垂直于晶圆20背面202的方向上，晶圆20背面202与导电插塞21底面之间具有第一预设间距，第一预设间距由对晶圆20背面202进行减薄工艺和平坦化工艺后得到。平坦化工艺相对于减薄工艺而言，具有较低的去除速率以及较高的表面加工品质，且可用于去除减薄工艺过程中形成的较深刮伤。
目前，平坦化工艺是通过抛光头向抛光垫施加压力且带动抛光垫转动，使得位于抛光垫和晶圆之间的研磨液能够均匀分布在晶圆表面，从而使得研磨液中的化学成分能够与晶圆表面材料产生化学反应，将不溶的物质转化为易溶物质，或者将硬度高的物质进行软化，然后通过研磨液中磨粒的微机械摩擦作用将这些化学反应物去除，实现平坦化目的。
其中，磨粒在某一结构表面摩擦时，会对该结构施加一定的拉扯应力。在某一结构为独立设置的一部分时，由于相邻的其他结构与其材料不同，无法起到较好的力传导作用，且在受力时可能存在应力集中问题，因此该结构可能对相邻的其他结构造成挤压，进而导致该结构与相邻的其他结构脱层以及导致相邻的其他结构发生损伤，例如发生破碎。
需要说明的是，在远离摩擦表面的方向上，磨粒造成的拉扯应力会逐渐降低。因此，设置导电插塞21底面与晶圆20背面202之间的间距大于或等于第一预设间距，有利于避免导电插塞21受到平坦化工艺拉扯应力的影响，避免导电插塞21与周围膜层发生脱层，以及避免周围膜层发生破裂。
在提供晶圆20之后，需要对晶圆20背面202进行刻蚀工艺，形成暴露导电插塞21底面的凹槽。凹槽的形成工艺包括以下步骤：
参考图6，采用掩膜版在背面202形成图案化掩膜层23，在垂直于背面202的方向上，导电插塞21底面的正投影位于掩膜层23开口的正投影内。
本实施例中，晶圆20内具有多个用于导热的导电插塞21，导电插塞21可由硅穿孔工艺(Through Silicon Via，TSV)制成，掩膜层23具有单个开口，参考图7，任意导电插塞21底面的正投影都位于该单一开口的正投影内，如此，有利于降低掩膜版的制备难度。
在其他实施例中，参考图8，掩膜层33具有多个开口，一个或多个导电插塞31的正投影位于一个开口的正投影内，如此，当相邻导电插塞31之间具有其他中间结构时，利用开口刻蚀晶圆30形成暴露导电插塞31底面的凹槽时，不会暴露出中间结构或者对中间结构造成损伤。
参考图9，对晶圆20背面202进行刻蚀工艺，形成至少暴露导电插塞21底面的凹槽24；在形成凹槽24之后去除掩膜层。
本实施例中，在垂直于晶圆20背面202的方向上，多个导电插塞21的底面高度不同，凹槽24暴露出任意导电插塞21的底面。如此，有利于保证每个导电插塞21的底面都能够覆盖功能层，以实现功能层的效果，例如防护隔离。
本实施例，凹槽24还暴露出导电插塞21的部分侧壁，如此，后续形成的功能层还可以覆盖导电插塞21的部分侧壁，从而弥补位于导电插塞21部分侧壁的保护层22沉积不良问题，从而进一步提高半导体结构的性能。
本实施例中，凹槽24底面与导电插塞21底面之间的高度差d为2nm-10nm，例如4nm、6nm或8nm。如此，有利于保证后续形成的功能层能够完全覆盖导电插塞21的拐角区域，即覆盖保护层22沉积不良的导电插塞21侧壁区域，从而保证半导体结构具有良好的性能；此外，限制高度差d的大小，有利于保证后续进行功能层的填充时，功能层材料能够较好地覆盖导电插塞21侧壁，以及有利于保证功能层材料填充满相邻导电插塞21之间的区域，避免因为相邻导电插塞21之间的凹槽的深宽比较大而出现填充时提前封口现象，保证功能层材料具有较好的填充效果。
本实施例中，导电插塞21底面和侧壁覆盖有保护层22，在形成凹槽24的工艺步骤中，刻蚀工艺还用于去除位于导电插塞21底面和部分侧壁的保护层22，以暴露出导电插塞21底面和部分侧壁。如此，有利于保证功能层能够均匀涂覆在导电插塞21表面，实现其预设性能。
在去除保护层22之前，保护层22可能已经发生破裂，破裂的保护层22远离导电插塞21的表面通常会呈现凹凸不平的状态，而在凹凸不平的表面涂覆功能层，很容易出现功能层未涂覆均匀，进而无法实现预设性能的情况；此外，保护层22可能与导电插塞21发生脱层，此时导电插塞21具有较差的结构稳定性，即可能随着半导体结构的移动而发生震颤，去除保护层22而在导电插塞21表面形成功能层，有利于固定导电插塞21，提升导电插塞21的结构稳定性，避免导电插塞21的震颤对功能层造成损伤，进一步保证功能层能够实现其预设性能。参考图10，形成覆盖导电插塞21的功能层25。
本实施例中，在形成凹槽24之后，依次形成阻拦层251、介质层252和键合层253，以构成功能层25。其中，阻拦层251用于阻拦导电插塞21内的金属离子向晶圆20以及介质层252内迁移，介质层252用于防止导电插塞21漏电，键合层253用于进行熔融键合工艺，以实现多个半导体结构的连接和封装。
本实施例中，在形成键合层253之前，需要介质层252进行平坦化工艺，以保证键合层253能够形成在平坦化表面上，进而使得不同半导体结构之间能够有效连接，无需专门为连接对象设置独有的键合结构。
为避免介质层252的平坦化工艺对导电插塞21、覆盖导电插塞21的保护层22和阻拦层251造成影响，在垂直于介质层252表面的方向上，介质层252远离阻拦层251的表面与导电插塞21底面之间的间距应该大于或等于第二预设间距。第二预设间距的大小与介质层252的材料和阻拦层251的材料有关，具体来说，介质层252的材料和阻拦层251的材料传递应力的能力越强，第二预设间距越大，如此才能够避免较大的拉扯应力作用在导电插塞21上。
本实施例中，功能层25覆盖导电插塞21底面，有利于避免导电插塞21在后续应用过程中被较大的应力拉扯，进而避免应力拉扯所造成的芯片质量风险；此外，有利于避免导电插塞21误导电。
本实施例中，阻拦层251的材料包括碳氮化硅，或者，包括依次层叠的钽层和氮化钽层，钽层覆盖导电插塞21表面，氮化钽层覆盖钽层；介质层252的材料包括氧化硅、氮化硅或氮氧化硅中的至少一者。
参考图11，本实施例中，功能层25的散热性能可以优于晶圆20的散热性能。如此，晶圆20正面201的热量能够通过导电插塞21进行传导，并通过功能层25从晶圆20背面202散发出来，避免晶圆20正面201的热量不断堆积，进而避免设置于正面201的元器件受到高热量的损伤；以及避免晶圆20正面201的热量大多散发在晶圆20内，避免位于晶圆20内部的元器件受到高热量的损伤，保证半导体结构具有良好的性能。
功能层25中可包含多种材料，功能层25中至少一种材料的散热性能优于晶圆20的散热性能。
本实施例中，功能层25不仅覆盖导电插塞21底面，还覆盖导电插塞21部分侧壁，如此，能够增加功能层25与导电插塞21的接触面积，从而加快热量从导电插塞21传输至功能层25的传导速率，保证正面201的热量能够被以较快的速率散发掉。
本实施例中，在形成功能层25之后，由于功能层25不会对视线造成阻挡，因此在对晶圆20背面进行加工处理时，可以通过导电插塞21底面进行对准定位，进而提高加工处理的对准精度。优选地，功能层25的透明度可以高于晶圆20的透明度。
本实施例中，参考图12，导电插塞21和凹槽24排列为标记图案；在其他实施例中，导电插塞或凹槽为标记图案。
本实施例中，在暴露位于晶圆内的导电插塞底面时，通过采用刻蚀工艺代替平坦化工艺，形成暴露导电插塞底面的凹槽，避免平坦化工艺的拉扯应力对导电插塞以及位于导电插塞周围的膜层和结构造成损伤，从而保证半导体结构具有良好性能。
相应地，本发明实施例还提供一种半导体结构，该半导体结构可采用上述半导体结构的形成方法制成。
参考图10，半导体结构包括：晶圆20，晶圆20具有正面201和与正面201相对的背面202，晶圆20内具有导电插塞21，导电插塞21自正面201向背面202延伸，且导电插塞21底面位于晶圆20内；凹槽24，凹槽24顶部开口位于晶圆20背面202所在平面，凹槽24至少暴露导电插塞21底面；功能层25，功能层25覆盖导电插塞21底面。
本实施例中，凹槽24暴露导电插塞21的底面和部分侧壁，功能层25覆盖导电插塞21的底面和部分侧壁。
本实施例中，在垂直于晶圆20背面202的方向上，凹槽24底面与导电插塞21底面之间的高度差为2nm～10nm，例如3nm、5nm或7nm。
本实施例中，功能层25为叠层结构，叠层结构25包括覆盖导电插塞21底面的阻拦层251，以及覆盖阻拦层251的介质层252，阻拦层251用于阻拦导电插塞21中的金属离子迁移至介质层252内。
具体地，阻拦层251的材料包括碳氮化硅，或者，阻拦层251包括依次层叠的钽层和氮化钽层，钽层覆盖导电插塞21表面，氮化钽层覆盖钽层。
本实施例中，功能层25的散热性能优于晶圆20的散热性能；功能层25的透明度高于晶圆20的透明度；导电插塞21与凹槽24排列为标记图案。
本实施例中，导电插塞位于凹槽内，且被功能层覆盖，有利于避免受到拉扯应力的影响，以及避免漏电现象发生，有利于保证半导体结构具有良好的性能。
本发明又一实施例还提供一种半导体结构，与前一实施例不同的是，本实施例中，多个导电插塞的底面高度相同，导电插塞底面具有圆角。以下将结合图13进行详细说明，图13为本发明又一实施例提供的半导体结构的结构示意图。与上一实施例相同或者相应的部分，可参考上一实施例的相应说明，以下不做赘述。
参考图13，半导体结构中包括多个导电插塞31，在垂直于晶圆30表面的方向上，多个导电插塞31的底面高度相同；另外，导电插塞31的底部表面与侧壁之间的拐角为圆角。
本实施例提供了一种新的半导体结构。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。

Claims (14)

1.一种半导体结构的形成方法，其特征在于，包括：
提供晶圆，所述晶圆具有正面和背面，所述晶圆内具有导电插塞，所述导电插塞自所述正面向所述背面延伸，且所述导电插塞底面位于所述晶圆内；
对所述晶圆背面进行刻蚀工艺，形成至少暴露所述导电插塞底面的凹槽；
形成覆盖所述导电插塞底面的功能层。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，在进行所述刻蚀工艺之前，还包括：对所述晶圆背面进行平坦化工艺。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述晶圆内具有多个所述导电插塞，在垂直于所述晶圆背面的方向上，多个所述导电插塞的底面高度不同；所述凹槽暴露出任意所述导电插塞的底面。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述凹槽还暴露出所述导电插塞的部分侧壁；在形成所述功能层的工艺步骤中，还在所述导电插塞的部分侧壁形成所述功能层。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述导电插塞底面覆盖有保护层；在形成所述凹槽的工艺步骤中，所述刻蚀工艺还用于去除所述保护层。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述功能层包括覆盖所述导电插塞底面的阻拦层和填充所述凹槽的介质层，所述阻拦层用于阻拦所述导电插塞中的金属离子迁移至所述介质层内。
7.根据权利要求6所述的半导体结构的形成方法，其特征在于，所述介质层的材料包括二氧化硅、氮化硅或氮氧化硅中的至少一者，所述阻拦层的材料包括碳氮化硅。
8.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述功能层包括键合层，所述键合层用于进行熔融键合工艺。
9.一种半导体结构，其特征在于，包括：
晶圆，所述晶圆具有正面和背面，所述晶圆内具有导电插塞，所述导电插塞自所述正面向所述背面延伸，且所述导电插塞底面位于所述晶圆内；
凹槽，所述凹槽顶部开口位于所述晶圆背面所在平面，所述凹槽至少暴露所述导电插塞底面；
功能层，所述功能层覆盖所述导电插塞底面。
10.根据权利要求9所述的半导体结构，其特征在于，所述凹槽暴露所述导电插塞的底面和部分侧壁，所述功能层覆盖所述导电插塞的底面和部分侧壁。
11.根据权利要求10所述的半导体结构，其特征在于，在垂直于所述晶圆背面的方向上，所述凹槽底面与所述导电插塞底面之间的高度差为2nm～10nm。
12.根据权利要求9所述的半导体结构，其特征在于，所述功能层为叠层结构，所述叠层结构包括覆盖所述导电插塞底面的阻拦层，以及填充所述凹槽的介质层，所述阻拦层用于阻拦所述导电插塞中的金属离子迁移至所述介质层内。
13.根据权利要求12所述的半导体结构，其特征在于，所述阻拦层的材料包括碳氮化硅，或者，所述阻拦层包括依次层叠的钽层和氮化钽层，所述钽层覆盖所述导电插塞底面，所述氮化钽层覆盖所述钽层。
14.据权利要求9所述的半导体结构，其特征在于，所述导电插塞与所述凹槽排列为标记图案。
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US7821107B2 (en) * 2008-04-22 2010-10-26 Micron Technology, Inc. Die stacking with an annular via having a recessed socket
CN102543782B (zh) * 2012-02-22 2014-06-04 苏州晶方半导体科技股份有限公司 转接封装结构及其形成方法
CN103377984A (zh) * 2012-04-16 2013-10-30 上海华虹Nec电子有限公司 硅通孔背面导通的制造工艺方法
US8709936B2 (en) * 2012-07-31 2014-04-29 International Business Machines Corporation Method and structure of forming backside through silicon via connections
CN103346120A (zh) * 2013-07-01 2013-10-09 华进半导体封装先导技术研发中心有限公司 一种利用化学刻蚀露出tsv头部的方法及相应器件

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