KR20240045597A - 깊은 트렌치를 갖는 비휘발성 메모리 반도체 소자 제조방법 - Google Patents

깊은 트렌치를 갖는 비휘발성 메모리 반도체 소자 제조방법 Download PDF

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Abstract

본 발명은 깊은 트렌치(DTI)를 갖는 비휘발성 메모리 반도체 소자 제조방법에 관한 것이다. 본 발명의 제조방법은, 기판 상에 얕은 트렌치 및 복수의 게이트 구조를 형성하는 단계, 상기 기판 및 상기 복수의 게이트 구조 상에 하드 마스크 절연막을 증착하는 단계, 상기 하드 마스크 절연막 및 얕은 트렌치를 관통하여 상기 기판 내부까지 깊은 트렌치를 형성하는 단계, 상기 깊은 트렌치 안에 측벽 산화막을 형성하는 단계, 상기 측벽 산화막 상에 제1 충진 막을 형성하고, 상기 깊은 트렌치에 에어 갭을 형성하는 단계, 상기 제1 충진 막 상에 제2 충진 막을 증착하고, 상기 깊은 트렌치를 채우고 평탄화하는 단계 및 상기 평탄화된 제2 충진 막 상에 캡핑 절연막을 증착하는 단계를 포함하여 수행한다.

Description

깊은 트렌치를 갖는 비휘발성 메모리 반도체 소자 제조방법{Manufacturing method for non-volatile memory semiconductor device having deep trench isolation}
본 발명은 deep trench isolation (DTI)를 갖는 비휘발성 메모리 반도체 소자 제조방법에 관한 것이다.
데이터를 저장하거나, 소거하기 위해, 하나의 칩에 비휘발성 메모리 소자 및 로직 소자를 포함하는 반도체 소자를 필요로 한다. 비휘발성 메모리 소자 및 로직 소자의 높이 차이가 있다. 단차로 인해, 포토 공정에서 패턴 불량이 발생할 수 있다.
이러한 문제를 해결하기 위해, 비휘발성 메모리 소자 및 로직 소자 상에 형성된 층간 절연막을 평탄화 하는 것이 필요하다. 그런데, 비휘발성 메모리 소자와 로직 소자 사이의 전기적 격리를 위해 정션 아이솔레이션 또는 깊은 트렌치(DTI)를 필요로 한다. 그래서 DTI를 적용할 경우, 칩 면적을 줄일 수 있다. 그러나, 평탄화 공정뿐만 아니라 깊은 트렌치를 절연막으로 채우는 공정이 수반되어, 매우 복잡한 제조 방법을 필요로 하고, 상당한 제조 비용을 필요로 한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 비휘발성 메모리 소자 및 로직 소자 사이에 형성된 깊은 트렌치 구조를 효과적으로 절연막으로 채우는 반도체 소자 제조방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 반도체 소자의 제조방법은, 기판 상에 제1 게이트 구조를 갖는 제1 영역, 상기 기판 상에 제2 게이트 구조를 갖는 제2 영역을 준비하는 단계; 상기 기판, 상기 제1 게이트 구조 및 상기 제2 게이트 구조 상에 하드 마스크 절연막을 증착하는 단계; 상기 제1 영역과 상기 제2 영역 사이에, 상기 하드 마스크 절연막을 관통하여 상기 기판 내부까지 깊은 트렌치를 형성하는 단계; 논-컨포멀(non-conformal) 스텝 커버리지(step coverage)를 갖는 측벽 절연막을 증착하고 에치-백 공정을 실시하여 상기 깊은 트렌치 안에 상기 측벽 절연막을 남기는 단계; 제1 충진 막을 증착하고 에치-백 공정을 실시하여 상기 깊은 트렌치 안에 상기 제1 충진 막을 남기는 단계; 제2 충진 막을 증착하고 상기 깊은 트렌치 안에 상기 제2 충진 막으로 채우는 단계; 상기 제2 충진 막의 평탄화하는 단계; 및 상기 평탄화된 제2 충진 막 상에 캡핑 절연막을 증착하는 단계를 포함하고, 상기 제1 충진 막과 상기 제2 충진 막은 같은 물질로 형성하는 것을 특징으로 한다.
상기 제1 게이트 구조와 상기 제2 게이트 구조의 높이 차이로 인해, 상기 제2 충진 막의 최상부 표면과 상기 하드 마스크 절연막의 최상부 표면은 같은 평면 상에 형성된다.
상기 캡핑 절연막은 상기 제2 충진 막 및 상기 하드 마스크 절연막을 동시에 직접 접촉한다.
상기 제1 충진 막으로 둘러싸인 보이드를 더 포함한다.
상기 제1 영역 및 제2 영역에 각각 제1 컨택 플러그 및 제2 컨택 플러그를 형성하는 단계; 및 상기 제1 컨택 플러그 및 제2 컨택 플러그와 각각 연결된 제1 금속 배선 및 제2 금속 배선을 형성하는 단계를 더 포함하고, 상기 제1 컨택 플러그는 상기 하드 마스크 절연막 및 상기 캡핑 절연막을 관통하여 형성되고, 상기 제2 컨택 플러그는 상기 하드 마스크 절연막, 상기 제2 충진 막 및 및 상기 캡핑 절연막을 관통하여 형성된다.
상기 제1 게이트 구조는 플로팅 게이트 및 컨트롤 게이트를 포함하고, 상기 제1 게이트 구조의 높이는 상기 제2 게이트 구조의 높이보다 높고, 상기 깊은 트렌치는 얕은 트렌치를 관통하여 형성된다.
상기 제2 충진 막은 상기 제2 게이트 구조와 중첩되고, 상기 제1 게이트 구조와 중첩되지 않도록 한다.
상기 제1 충진 막과 상기 제2 충진 막은 BPSG 계열의 산화막으로 형성된다.
상기 하드 마스크 절연막은 물질이 서로 다른 제1 하드 마스크 절연막 및 제2 하드 마스크 절연막을 포함하고, 상기 제1 하드 마스크 절연막은 BPSG 계열의 산화막을 사용하고, 상기 제2 하드 마스크 절연막은 TEOS 계열의 산화막을 사용한다.
본 발명의 다른 실시 예에 따른 반도체 소자의 제조방법은, 기판 상에 얕은 트렌치 및 복수의 게이트 구조를 형성하는 단계; 상기 기판 및 상기 복수의 게이트 구조 상에 하드 마스크 절연막을 증착하는 단계; 상기 하드 마스크 절연막 및 얕은 트렌치를 관통하여 상기 기판 내부까지 깊은 트렌치를 형성하는 단계; 상기 깊은 트렌치 안에 측벽 산화막을 형성하는 단계; 상기 측벽 산화막 상에 제1 충진 막을 형성하고, 상기 깊은 트렌치에 에어 갭을 형성하는 단계; 상기 제1 충진 막 상에 제2 충진 막을 증착하여 상기 깊은 트렌치를 채우는 단계; 상기 제2 충진 막을 평탄화하는 단계; 및 상기 평탄화된 제2 충진 막 상에 캡핑 절연막을 증착하는 단계를 포함하는 것을 특징으로 한다.
상기 깊은 트렌치 안에 측벽 산화막을 형성하는 단계는 상기 측벽 산화막을 증착하고 에치-백하는 단계를 포함하고, 상기 측벽 산화막 상에 제1 충진 막을 형성하는 단계는 상기 제1 충진 막을 증착하고 에치-백하는 단계를 포함한다.
본 발명은 제1 컨택 플러그 및 제2 컨택 플러그를 형성하는 단계를 더 포함하고, 상기 제1 컨택 플러그는 상기 하드 마스크 절연막 및 캡핑 절연막을 관통하여 형성되고, 상기 제2 컨택 플러그는 상기 하드 마스크 절연막, 상기 제2 충진 막 및 상기 캡핑 절연막을 관통하여 형성된다.
이와 같은 본 발명에 따르면, 비휘발성 메모리 소자 및 로직 소자 사이에 형성된 깊은 트렌치 구조를 효과적으로 절연막으로 채우는 반도체 소자를 제조할 수 있다.
도 1 내지 도 12는 본 발명의 반도체 소자의 제조공정을 설명하기 위한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 발명에서 사용되는 “부” 또는 “부분” 등의 일부분을 나타내는 표현은 해당 구성요소가 특정 기능을 포함할 수 있는 장치, 특정 기능을 포함할 수 있는 소프트웨어, 또는 특정 기능을 포함할 수 있는 장치 및 소프트웨어의 결합을 나타낼 수 있음을 의미하나, 꼭 표현된 기능에 한정된다고 할 수는 없으며, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
또한, 본 발명에서 사용되는 모든 전기 신호들은 일 예시로서, 본 발명의 회로에 반전기 등을 추가적으로 구비하는 경우 이하 설명될 모든 전기 신호들의 부호가 반대로 바뀔 수 있음을 유의해야 한다. 따라서, 본 발명의 권리범위는 신호의 방향에 한정되지 않는다.
따라서, 본 발명의 사상은 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
이하에서는 도면에 도시한 실시 예에 기초하면서 본 발명에 대하여 더욱 상세하게 설명하기로 한다.
도 1 내지 도 12는 본 발명의 반도체 소자의 제조공정을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 소자는 기판(101) 상에 제1 게이트 구조(40)를 갖는 제1 영역(10); 상기 기판(101) 상에 제2 게이트 구조(50)를 갖는 제2 영역(20); 및 제1 영역(10)와 제2 영역(20) 사이에 아이솔레이션 영역(30)를 포함할 수 있다.
상기 제1 게이트 구조(40)의 높이는 상기 제2 게이트 구조(50)의 높이보다 높을 수 있다. 반도체 소자에서, 상기 제1 게이트 구조(40)는 플로팅 게이트(111), 컨트롤 게이트(112) 및 게이트 식각 용 하드 마스크 절연막(113)을 포함할 수 있다. 플로팅 게이트(111) 및 컨트롤 게이트(112)는 도전성 물질로 형성되는데, 예를 들어, 폴리-실리콘 물질로 형성할 수 있다. 게이트 식각 용 하드 마스크 절연막(113)은 실리콘 산화막 또는 실리콘 질화막 등으로 형성될 수 있다.
플로팅 게이트(111)는 제1 게이트 구조(40)에서, 컨트롤 게이트(112)에 의해 둘러싸인 형태이다. 다른 실시 예에서 플로팅 게이트(111)는 컨트롤 게이트(112)의 하부에 위치할 수 있다. 플로팅 게이트(111) 상부에는 게이트 식각 용 하드 마스크 절연막(gate hard mask, 113)이 형성될 수 있다. 게이트 식각 용 하드 마스크 절연막(113)은 식각 공정에서 플로팅 게이트(111)의 상부가 손상되는 것을 방지하기 위함이다.
컨트롤 게이트(112)는 플로팅 게이트(111)를 둘러싸는 형태이다. 컨트롤 게이트(112)는 플로팅 게이트(111)와 다른 높이를 가질 수 있다. 바람직하게는 컨트롤 게이트(112)가 플로팅 게이트(111)보다 더 높게 형성될 수 있다.
플로팅 게이트(111)와 컨트롤 게이트(112) 사이는 유전막(미도시)이 형성될 수 있다. 유전막은 산화막인 제1 절연막, 질화막인 제2 절연막, 산화막인 제3 절연막이 차례로 증착된 구성으로, ONO(oxide/nitride/oxide) 구조이다. 산화막인 제1 절연막과 제3 절연막은 열 산화(thermal oxidation) 공정 또는 TEOS (Tetra Ethyl Ortho Silicate)를 이용한 LPCVD 공정을 사용하여 증착될 수 있다. 질화막인 제2 절연막(123)은 LPCVD 공정을 사용하여 증착될 수 있다.
제2 영역(20)은 고농도 소스 영역(122) 및 고농도 드레인 영역(123)과, 제2 게이트 구조(50)을 포함한다. 게이트 절연막(미도시)이 제2 게이트 구조(50) 하부에 형성될 수 있다. 제2 게이트 구조(50)의 높이가 제1 게이트 구조(40)의 높이보다 작다. 그래서 제2 영역(20)이 제1 영역(10) 보다 높이가 낮다.
아이솔레이션 영역(30)은 제1 영역(10)과 제2 영역(20)을 전기적으로 분리하기 위한 영역이다. 아이솔레이션 영역(30)은 얕은 트렌치(102) 및 깊은 트렌치(305)(도 3 이하 참조)가 형성될 수 있다. 나중에 설명하는 깊은 트렌치(305)는 얕은 트렌치(102)을 관통하면서 형성될 수 있다.
식각 정지막(ESL: etch stop layer)(115)이 상기 제1 게이트 구조(40) 및 상기 제2 게이트 구조(50) 상에 형성될 수 있다. 플로팅 게이트(111) 및 컨트롤 게이트(112) 위에 식각 정지막(115)이 형성될 수 있다. 식각 정지막(115)은 제1 영역(10), 제2 영역(20) 및 아이솔레이션 영역(30)에 형성될 수 있다. 실시 예에서 상기 ESL 막은 SiN, SiO2, SiCN, SiOC 또는 SiON이 사용되고 20 nm 내지 100 nm 두께로 형성될 수 있다.
제1 하드 마스크 절연막(201) 및 제2 하드 마스크 절연막(202)이 식각 정지막(115) 상에 차례로 형성될 수 있다. 그래서 식각 정지막(115), 제1 하드 마스크 절연막(201) 및 제2 하드 마스크 절연막(202)이 상기 제1 게이트 구조(40) 및 제2 게이트 구조(50) 상에 차례로 형성될 수 있다. 제1 하드 마스크 절연막(201) 및 제2 하드 마스크 절연막(202)이 아이솔레이션 영역(30)에 깊은 트렌치를 형성할 때 하드 마스크 역할을 한다. 그래서 제1 하드 마스크 절연막(201) 및 제2 하드 마스크 절연막(202)를 합쳐서 깊은 트렌치 식각용 하드 마스크 절연막(205)으로 부를 수 있다. 깊은 트렌치 식각용 하드 마스크 절연막(205)은 D1 두께를 가질 수 있다.
제1 하드 마스크 절연막(201)은 플로팅 게이트(111)와 컨트롤 게이트(112)를 덮도록 소정 두께로 증착 될 수 있다. 제1 하드 마스크 절연막(201)과 제2 하드 마스크 절연막(202)의 경계면은 굴곡지게 형성될 수 있다.
실시 예에서 제1 하드 마스크 절연막(201)과 제2 하드 마스크 절연막(202)은 모두 산화막으로 형성될 수 있다. 제1 하드 마스크 절연막(202)은 보론 포스포러스 실리케이트 글라스(BPSG: Boron phosphorus Silicate Glass) 물질의 산화막이 사용될 수 있다. 제1 하드 마스크 절연막(201)은 305 ~ 700 nm 두께를 가질 수 있다.
제2 하드 마스크 절연막(202)은 TEOS(Tetra Ethyl Ortho Silicate) 물질의 산화막이 사용될 수 있다. 제2 하드 마스크 절연막(202)은 700 ~ 1000 nm 두께를 가질 수 있다. 여기서 제2 하드 마스크 절연막(202)은 TEOS 계열의 산화막이고, 제1 하드 마스크 절연막(201)는 BPSG 계열의 산화막이다. 서로 다른 소스(source) 물질을 갖는 산화막을 사용하는 것은 추후에 진행되는 식각 또는 CMP 공정 또는 반도체 소자의 전기적 특성을 고려해야 하기 때문이다. TEOS 계열의 산화막이 BPSG 계열의 산화막보다 밀도가 높아서, CMP 정지막으로 사용할 때 조금 더 유리한 측면이 있다.
도 1을 참조하면, 깊은 트렌치가 형성될 영역만 제외하고 패턴화 된 포트 레지스트를 도포하여 제1 마스크 패턴(400)을 형성할 수 있다. 제1 마스크 패턴(400)은 기판에 깊은 트렌치 형성을 위해 제1 오프닝(301)이 형성될 수 있다. 제1 마스크 패턴(400)은 하드 마스크 절연막(205) 위에 소정 두께로 형성될 수 있다. 상기 제1 오프닝(301)은 얕은 트렌치 절연막(102)과 일부 중첩될 수 있다. 얕은 트렌치 절연막(102)을 관통하여 트렌치를 형성하기 때문이다.
도 2를 참조하면, 제1 마스크 패턴(400)을 이용하여 얕은 트렌치 식각 공정을 수행한다. 얕은 트렌치 식각 공정에 의해 제2 오프닝(302)이 형성될 수 있다. 하드 마스크 절연막(205), 식각 정지 막(115), 얕은 트렌치 절연막(STI)(102)을 순서대로 식각 된다. 얕은 트렌치 식각 공정에 의해 기판(101)의 내부가 노출될 수 있다. 그리고 얕은 트렌치 식각 공정이 완료되면 제1 마스크 패턴(400)은 제거한다. 제1 마스크 패턴은 일반적으로 드라이 애싱(dry ashing) 및 클리닝(cleaning) 공정을 통해 제거할 수 있다.
도 3을 참조하면, 하드 마스크 절연막(205)을 마스크로 이용하여 제1 깊은 트렌치 식각 공정을 수행한다(1st Etch). 제1 깊은 트렌치 식각 공정에 의해 제1 깊은 트렌치(303)이 형성될 수 있다. 제1 깊은 트렌치(303) 깊이는 약 4 ~ 6㎛ 이고, 깊이가 깊어질수록 트렌치 너비는 좁아질 수 있다. 제1 깊은 트렌치(303)의 측면이 직각이 아니고 경사면으로 이루어질 수 있다.
도 4를 참조하면, 제1 깊은 트렌치(303)의 표면을 따라 트렌치 절연막(207)을 얇게 증착한다. 상기 트렌치 절연막(207)을 증착하는 이유는, 이후에 진행될 식각 공정(예: 제2 깊은 트렌치 식각 공정)으로부터 제1 깊은 트렌치(303)의 측벽을 보호하기 위해서이다. 트렌치 절연막(207)은 TEOS 물질의 산화막을 CVD 방법으로 증착하여 형성할 수 있다. 본 실시 예에서 두께는 약 100 ~ 305 nm 이다.
도 5를 참조하면, 상기 트렌치 절연막(207), 하드 마스크 절연막(205)을 식각 마스크로 이용하여, 제2 깊은 트렌치 식각 공정(2nd Etch)을 수행한다.
제2 깊은 트렌치 식각 공정(2nd Etch)에 의해 제2 깊은 트렌치(304)가 제1 깊은 트렌치(303) 아래에 형성될 수 있다. 제1 및 제2 깊은 트렌치 식각 공정에 의해 기판(101)에 원하는 깊이의 깊은 트렌치(305)를 형성할 수 있게 된다. 예를 들면, 깊은 트렌치(305)의 깊이는 약 10 ~ 20㎛일 수 있다.
제2 깊은 트렌치(304) 형성 공정에 의해 하드 마스크 절연막(205)의 일부도 손실되어 제거될 수 있다. 도 4와 도 5을 비교하면 하드 마스크 절연막(205)의 두께가 더 얇아졌음을 알 수 있다. 도 4에서 하드 마스크 절연막(205)이 D1 두께였다면 도 5에서 하드 마스크 절연막(205)은 일부 제거되어 D2 두께를 가질 수 있다.
제2 깊은 트렌치(304)도 하부로 갈수록 폭은 좁아질 수 있다. 제2 깊은 트렌치(304)의 폭은 제1 깊은 트렌치(303)의 폭보다 더 작아질 수 있다. 왜냐하면, 제2 깊은 트렌치 식각 공정(2nd Etch)을 수행하는 동안 트렌치 절연막(207)은 제1 깊은 트렌치(303)의 측벽을 보호하기 때문이다.
깊은 트렌치(305) 형성 후, 제1 채널 스탑 이온 주입 공정을 실시하여 채널 스톱 영역(306)을 형성할 수 있다.
도 6은 깊은 트렌치(305)의 측벽에 절연막 형성을 위해, 측벽 절연막(401) 증착 공정을 실시한다. 측벽 절연막(401)은 TEOS 물질의 산화막을 이용할 수 있다. 측벽 절연막(401)은 이후 갭-필 절연 물질로 증착 되는 BPSG 막으로부터 B, P 등의 원소가 기판으로 확산하는 것을 막아주는 역할을 한다. 측벽 절연막(401)은 하드 마스크 절연막(205)의 상부 및 깊은 트렌치(305)의 측벽과 바닥면에 형성될 수 있다.
깊은 트렌치(305)의 top corner 간격을 좁히기 위해서, 측벽 절연막(401)은 non-conformal step coverage를 갖도록 한다. Non-conformal step coverage를 갖는 측벽 절연막(401)에 의해 깊은 트렌치(305)의 top corner 간격이 좁아질 수 있다. 깊은 트렌치(305)의 top corner 를 좁게 할수록 깊은 트렌치(305)가 입구가 막혀서 쉽게 봉인 될 수 있다. 측벽 절연막(401)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법 또는 LPCVD 방법으로 증착 할 수 있다.
도 7을 참조하면, 측벽 절연막(401)의 에치-백(etch-back) 공정을 실시한다. 에치-백 공정에 의해 깊은 트렌치(305) 측벽에 측벽 절연막(401)이 남게 된다. 하드 마스크 절연막(205)의 상부에 남아있는 측벽 절연막(401)은 거의 제거되고 일부 남을 수 있다. 에치-백 공정 후, 측벽 절연막(401)의 상부가 하부보다 두껍게 형성될 수 있다.
에치-백 공정에 의해 깊은 트렌치(305) 바닥면의 측벽 절연막(401)이 제거되어, 채널 스탑 영역(306)가 다시 노출될 수 있다. 그래서 제2 채널 스탑 이온 주입 공정을 실시해서 채널 스탑 영역(306)의 농도를 증가시킬 수 있다. 채널 스탑 영역(306)의 농도를 증가시킬수록 소자 영역간의 전기적 분리가 더 강화될 수 있다.
도 8을 참조하면, 깊은 트렌치(305) 내부를 갭-필 하기 위해 제1 충진 막(402)을 증착 공정을 실시한다. 제1 충진 막(402) 증착 공정에 의해 깊은 트렌치(305) 내부에 에어 갭(403) 또는 보이드를 형성될 수 있다. 제1 충진 막(402)은 에어 갭(403) 또는 보이드의 외부를 감싸게 된다. 제1 충진 막(306)은 하드 마스크 절연막(205) 또는 측벽 절연막(401)의 표면을 따라 1100 ~ 1500 nm의 두께로 형성될 수 있다. 그리고 제1 충진 막(402)은 열처리 과정에서 리플로우(reflow) 특성이 좋은 BPSG 물질의 산화막을 이용할 수 있다. BPSG 물질이 상대적으로 다른 물질보다 깊은 트렌치(305) 내부를 쉽게 충진할 수 있기 때문이다.
도 9를 참조하면, 제1 충진 막(402)의 에치-백 공정을 실시한다. 제1 충진 막(402)의 에치-백 공정에 의해 하드 마스크 절연막(205)의 상부에 있는 제1 충진 막(402)은 거의 제거되고, 제1 충진 막(402)은 깊은 트렌치(305) 측벽에 주로 남게 된다. 또한 제1 충진 막(402)의 에치-백 공정에 의해 에어 갭(403)의 상단이 개방될 수 있다. 결국, 깊은 트렌치(305) 측벽에는 측벽 절연막(401)과 제1 충진 막(402)이 형성될 수 있다.
도 10을 참조하면, 깊은 트렌치(305) 내부를 갭-필 하기 위해, 제2 충진 막(404)을 증착 공정을 실시한다. 제2 충진 막(404) 증착 공정에 의해, 개방된 에어 갭(403)은 완전히 sealing 될 수 있다. 제2 충진 막(404)은 제1 충진 막(402)과 동일한 BPSG 물질의 산화막을 사용할 수 있다. 같은 물질로 증착 할 경우, 산화막 간의 부착 능력이 좋아져서 나중에 수행되는 평탄화 공정(CMP)에서 박막의 들뜸 현상(peeling)을 줄일 수 있다.
도 11을 참조하면, 제2 충진 막(404)을 평탄화하는 CMP 공정 및 캡핑 절연막 증착 공정을 실시한다. CMP 공정에 의해 평탄화된 제2 충진 막(404)이 형성될 수 있다. CMP 공정에 의해 제1 영역(10)의 하드 마스크 절연막(205)이 노출될 수 있다. 그래서 CMP 공정에 의해, 제1 영역(10)의 하드 마스크 절연막(205)이 평탄화 될 수 있다.
그에 반해 제2 영역(20)은 하드 마스크 절연막(205)이 노출되지 않을 수 있다. 그것은 제2 영역(20)의 제2 게이트 구조(50)가 제1 영역(10)의 제1 게이트 구조(40)의 높이보다 낮기 때문이다.
그래서 제2 영역(20) 및 아이솔레이션 영역(30)에 평탄화된 제2 충진 막(404)이 남게 된다. 따라서 제1 영역(10)의 하드 마스크 절연막(205)과 아이솔레이션 영역(30)의 제2 충진 막(404)은 거의 수평이 될 수 있다.
도 11에 따르면 제1 영역(10)의 하드 마스크 절연막(205)과 아이솔레이션 영역(30)의 평탄화된 제2 충진 막(404) 위에 캡핑 절연막(405)을 증착한다. 여기서, 캡핑 절연막(405)은 탑(top) 절연막 또는 상부 절연막으로도 부를 수 있다. 캡핑 절연막(405)은 TEOS 물질의 산화막을 이용하여 약 100 ~ 305 nm 두께로 증착할 수 있다. 캡핑 절연막(405)은 제2 충진 막(404)의 밀도가 더 높은 절연막일 수 있다. 밀도가 더 높을 경우, 후속 공정인 금속 배선을 증착하고 금속 배선을 식각할 때 유리하다. 제2 충진 막(404)이 일부 식각 될 수 있는데, 필요 이상으로 과도한 식각을 막을 수 있다.
도 12를 참조하면, 컨택 플러그 및 금속 배선을 형성하는 공정을 실시한다. 그래서 컨택 플러그 형성 공정에 의해, 제1 컨택 플러그(501)는 제1 게이트 구조(40) 사이에 형성될 수 있다. 제2 컨택 플러그(502)는 제1 게이트 구조(50) 근처에 배치된 소스 및 드레인 영역(122, 123)에 컨택할 수 있다. 상기 제1 컨택 플러그(501)는 하드 마스크 절연막(205) 및 캡핑 절연막(405)을 관통하여 형성될 수 있다. 제2 컨택 플러그(502)는 하드 마스크 절연막(205), 제2 충진 막(404) 및 캡핑 절연막(405)을 관통하여 형성될 수 있다. 제1 영역(10)에는 제2 충진 막(404)이 없고, 제2 영역에는 제2 충진 막(404)가 존재하기 때문에, 제1 컨택 플러그(501) 및 제2 컨택 플러그(502)가 관통하는 절연막의 종류 및 개수가 서로 다를 수 있다.
금속 배선 형성 공정에 의해, 제1 컨택 플러그(501) 및 제2 컨택 플러그(502)와 각각 연결된 제1 금속 배선(601) 및 제2 금속 배선(602)이 형성될 수 있다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
101: 기판
10: 제1 영역, 20: 제2 영역, 30: 아이솔레이션 영역
40: 제1 게이트 구조 50: 제2 게이트 구조
102: 얕은 트렌치 305: 깊은 트렌치
111: 플로팅 게이트 112: 컨트롤 게이트
113: 게이트 식각용 하드 마스크 절연막
115: 식각 정지막
122: 고농도 소스 영역 123: 고농도 드레인 영역
201: 제1 하드 마스크 절연막 202: 제2 하드 마스크 절연막
205: 깊은 트렌치 식각용 하드 마스크 절연막
207: 트렌치 절연막
301: 제1 오프닝 302: 제2 오프닝
303: 제1 깊은 트렌치 304: 제2 깊은 트렌치
400: 제1 마스크 패턴
401: 측벽 절연막
402: 제1 충진 막 404: 제2 충진 막
403: 에어 갭
405: 캡핑 절연막
501: 제1 컨택 플러그 502: 제2 컨택 플러그
601: 제1 금속 배선 602: 제2 금속 배선

Claims (12)

  1. 기판 상에 제1 게이트 구조를 갖는 제1 영역, 상기 기판 상에 제2 게이트 구조를 갖는 제2 영역을 준비하는 단계;
    상기 기판, 상기 제1 게이트 구조 및 상기 제2 게이트 구조 상에 하드 마스크 절연막을 증착하는 단계;
    상기 제1 영역과 상기 제2 영역 사이에, 상기 하드 마스크 절연막을 관통하여 상기 기판 내부까지 깊은 트렌치를 형성하는 단계;
    논-컨포멀(non-conformal) 스텝 커버리지(step coverage)를 갖는 측벽 절연막을 증착하고 에치-백 공정을 실시하여 상기 깊은 트렌치 안에 상기 측벽 절연막을 남기는 단계;
    제1 충진 막을 증착하고 에치-백 공정을 실시하여 상기 깊은 트렌치 안에 상기 제1 충진 막을 남기는 단계;
    제2 충진 막을 증착하고 상기 깊은 트렌치 안에 상기 제2 충진 막으로 채우는 단계;
    상기 제2 충진 막의 평탄화하는 단계; 및
    상기 평탄화된 제2 충진 막 상에 캡핑 절연막을 증착하는 단계를 포함하고,
    상기 제1 충진 막과 상기 제2 충진 막은 같은 물질로 형성하는, 반도체 소자 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 게이트 구조와 상기 제2 게이트 구조의 높이 차이로 인해,
    상기 제2 충진 막의 최상부 표면과 상기 하드 마스크 절연막의 최상부 표면은 같은 평면 상에 형성되는, 반도체 소자 제조 방법.
  3. 제1 항에 있어서,
    상기 캡핑 절연막은 상기 제2 충진 막 및 상기 하드 마스크 절연막을 동시에 직접 접촉하는, 반도체 소자 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 충진 막으로 둘러싸인 보이드를 더 포함하는, 반도체 소자 제조 방법.
  5. 제1 항에 있어서,
    상기 제1 영역 및 제2 영역에 각각 제1 컨택 플러그 및 제2 컨택 플러그를 형성하는 단계; 및
    상기 제1 컨택 플러그 및 제2 컨택 플러그와 각각 연결된 제1 금속 배선 및 제2 금속 배선을 형성하는 단계를 더 포함하고,
    상기 제1 컨택 플러그는 상기 하드 마스크 절연막 및 상기 캡핑 절연막을 관통하여 형성되고,
    상기 제2 컨택 플러그는 상기 하드 마스크 절연막, 상기 제2 충진 막 및 및 상기 캡핑 절연막을 관통하여 형성되는, 반도체 소자 제조 방법.
  6. 제1 항에 있어서,
    상기 제1 게이트 구조는 플로팅 게이트 및 컨트롤 게이트를 포함하고,
    상기 제1 게이트 구조의 높이는 상기 제2 게이트 구조의 높이보다 높고,
    상기 깊은 트렌치는 얕은 트렌치를 관통하여 형성된, 반도체 소자 제조 방법.
  7. 제1 항에 있어서,
    상기 제2 충진 막은 상기 제2 게이트 구조와 중첩되고, 상기 제1 게이트 구조와 중첩되지 않는 반도체 소자 제조 방법.
  8. 제1 항에 있어서,
    상기 제1 충진 막과 상기 제2 충진 막은 BPSG 계열의 산화막으로 형성되는, 반도체 소자 제조 방법.
  9. 제1 항에 있어서,
    상기 하드 마스크 절연막은 물질이 서로 다른 제1 하드 마스크 절연막 및 제2 하드 마스크 절연막을 포함하고,
    상기 제1 하드 마스크 절연막은 BPSG 계열의 산화막을 사용하고,
    상기 제2 하드 마스크 절연막은 TEOS 계열의 산화막을 사용하는, 반도체 소자 제조 방법.
  10. 기판 상에 얕은 트렌치 및 복수의 게이트 구조를 형성하는 단계;
    상기 기판 및 상기 복수의 게이트 구조 상에 하드 마스크 절연막을 증착하는 단계;
    상기 하드 마스크 절연막 및 얕은 트렌치를 관통하여 상기 기판 내부까지 깊은 트렌치를 형성하는 단계;
    상기 깊은 트렌치 안에 측벽 산화막을 형성하는 단계;
    상기 측벽 산화막 상에 제1 충진 막을 형성하고, 상기 깊은 트렌치에 에어 갭을 형성하는 단계;
    상기 제1 충진 막 상에 제2 충진 막을 증착하여 상기 깊은 트렌치를 채우는 단계;
    상기 제2 충진 막을 평탄화 하는 단계; 및
    상기 평탄화된 제2 충진 막 상에 캡핑 절연막을 증착하는 단계를 포함하는, 반도체 소자 제조 방법.
  11. 제10 항에 있어서,
    상기 깊은 트렌치 안에 측벽 산화막을 형성하는 단계는 상기 측벽 산화막을 증착하고 에치-백하는 단계를 포함하고,
    상기 측벽 산화막 상에 제1 충진 막을 형성하는 단계는 상기 제1 충진 막을 증착하고 에치-백하는 단계를 포함하는, 반도체 소자 제조 방법.
  12. 제10 항에 있어서,
    제1 컨택 플러그 및 제2 컨택 플러그를 형성하는 단계를 더 포함하고,
    상기 제1 컨택 플러그는 상기 하드 마스크 절연막 및 캡핑 절연막을 관통하여 형성되고,
    상기 제2 컨택 플러그는 상기 하드 마스크 절연막, 상기 제2 충진 막 및 상기 캡핑 절연막을 관통하여 형성되는, 반도체 소자 제조 방법.
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