KR100701998B1 - 소자분리막 형성방법 및 이를 이용한 반도체장치의 제조방법 - Google Patents

소자분리막 형성방법 및 이를 이용한 반도체장치의 제조방법 Download PDF

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KR100701998B1
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Abstract

본 발명은 액티브영역의 에지부분에서의 덴트현상 및 게이트 산화막이 얇아지는 현상을 방지할 수 있는 STI 의 소자분리막 형성방법 및 이를 이용한 반도체 장치의 제조방법에 관한 것이다.
본 발명은 액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 단계와; 상기 필드영역이 노출되도록 상기 액티브 영역상에 제1절연막과 하드마스크를 형성하는 단계와; 상기 노출된 필드영역의 반도체 기판을 식각하여 트렌치를 형성하는 단계와; 상기 트렌치의 에지로부터 일정거리만큼 떨어지도록 상기 하드마스크를 일부분 식각하는 단계와; 상기 트렌치 내에 제2절연막을 형성하되, 상기 트렌치의 에지에 인접한 상기 제2절연막은 상기 액티트영역의 상부면보다 높은 레벨을 갖도록 형성되는 단계와; 상기 트렌치 내의 제2절연막을 포함한 기판 전면상에 라이너를 형성하는 단계와; 상기 트렌치가 채워지도록 상기 라이너상에 제3절연막을 형성하는 단계와; 상기 하드마스크의 상부면이 노출되도록 상기 제3절연막을 평탄화하는 단계와; 상기 하드마스크를 제거하는 단계와; 상기 제1절연막을 제거하여, 트렌치내에 상기 제2절연막과, 상기 제2절연막상에 형성된 라이너 및 제3절연막으로 된 소자분리막을 형성하는 단계를 포함한다.

Description

소자분리막 형성방법 및 이를 이용한 반도체장치의 제조방법{shallow trench isolation method and method for fabricating semiconductor device using the same}
도 1a 내지 도 1f는 종래의 반도체 장치의 소자분리막 형성방법을 설명하기 위한 공정단면도,
도 2는 종래의 방법으로 형성된 소자분리막을 나타낸 사진,
도 3a 내지 도 3f는 종래의 또 다른 반도체 장치의 소자분리막 형성방법을 설명하기 위한 공정단면도,
도 4a 내지 도 4e 는 종래의 소자분리막 형성방법을 이용한 반도체 장치의 듀얼 게이트 산화막을 형성하는 방법을 설명하기 위한 공정 단면도,
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 장치의 소자분리막 형성방법을 설명하기 위한 공정단면도,
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 소자분리막 형성방법을 이용한 반도체 장치의 제조방법을 설명하기 위한 공정단면도,
도 7a 내지 도 7e는 본 발명의 일 실시예에 따른 소자분리막 형성방법을 이용한 반도체 장치의 듀얼 게이트 산화막을 형성하는 방법을 설명하기 위한 공정 단면도,
도 8a 내지 도 8g는 본 발명의 다른 실시예에 따른 반도체 장치의 소자분리막을 형성하기 위한 방법을 설명하기 위한 공정단면도,
*도면의 주요부분에 대한 부호의 설명*
50, 60, 70, 80 : 반도체 기판 50-1, 60-1, 70-1, 80-1 : 필드영역
50-2, 60-2, 70-21, 70-22, 80-2 : 액티브 영역
51, 81 : 패드 산화막 52, 82 : 하드마스크
53, 61, 71, 84 : 트렌치 54, 62, 72, 85 : 버퍼산화막
55, 63, 73, 86 : 라이너 56, 64, 74, 87 : 절연막
57, 65, 75, 88 : 소자분리막 66, 76, 77 : 게이트 산화막
67 : 게이트 83 : 반사방지막
본 발명은 반도체장치의 소자분리막에 관한 것으로서, 보다 구체적으로는 액티브 영역의 에지부분의 덴트현상 및 게이트 산화막의 두께가 얇아지는 현상을 방지할 수 있는 STI(Shallow Trench Isolation) 타입의 소자분리막을 형성하는 방법 및 그를 이용한 반도체장치의 제조방법에 관한 것이다.
최근, 반도체 소자의 분리기술로 STI를 사용하고 있는데, STI를 이용한 소자분리방법은 질화막을 마스크로 기판을 식각하여 트렌치를 형성하고, 이 트렌치내에 절연막을 채워 소자간을 분리하는 방법이다.
종래의 STI를 이용한 소자분리막 형성방법에 있어서, 트렌치내에 질화막으로된 라이너(liner)를 형성하지 않고 바로 절연막을 채워 소자분리막을 형성하는 경우에는 후속 산화에 의해 샐로우 피드(shallow pit)와 같은 결함이 발생한다. 이러한 결함은 소자의 전기적 특성을 열화시키고, pn 접합영역에서 누설전류가 발생하여 소자의 아이솔레이션특성에 치명적인 영향을 미친다.
상기한 바와같은 문제점을 해결하기 위하여, STI를 이용하여 소자분리막 형성시 트렌치내에 질화막으로 된 라이너를 형성하는 기술이 제안되었다.
도 1a 내지 도 1f는 종래의 STI를 이용한 반도체소자의 소자분리막을 형성하기 위한 방법을 설명하기 위한 도면을 도시한 것이다.
도 1a를 참조하면, 소자가 형성될 액티브 영역(10-2)과 소자간을 분리하기 위한 소자분리막이 형성될 필드영역(10-1)을 구비한 실리콘 기판인 반도체 기판(10)이 제공된다.
상기 반도체 기판(10)의 액티브영역(10-2)상에 패드산화막(11)인 열산화막과 산화방지막인 질화막(12)을 형성하여, 상기 반도체 기판(10)의 필드영역(10-1)을 노출시킨다. 상기 질화막(12)을 마스크로 하여 노출된 필드영역(10-1)의 반도체 기판(10)을 식각하여 트렌치(13)를 형성한다.
도 1b를 참조하면, 트렌치(13)내에 버퍼 산화막(14)을 형성하고, 산화방지막으로서 질화막으로 된 라이너(15)를 형성한다. 상기 버퍼산화막(14)은 상기 트렌치(13)를 형성하기 위한 기판식각시에 발생하는 손상을 큐어링하고 상기 질화막으로 된 라이너(15)와의 스트레스 및 트랩센터(trap center)의 발생을 방지하기 위한 것으로서, 상기 트렌치(13)의 측면과 저면에 열산화막을 성장시킨다.
이어서, 도 1c와 같이 상기 트렌치(13)내에 채워지도록 절연막(16)을 형성하고, 도 1d와 같이 기판표면을 평탄화시키기 위하여 상기 질화막(12)이 일정두께만큼 남도록 CMP 공정을 수행하여 절연막(16) 및 라이너(15)와 질화막(12)을 식각한다.
도 1e와 같이 액티브 영역(10-2)상에 남아있는 질화막(12)을 제거하고, 도 1f와 같이 액티브 영역(10-2)상에 남아있는 패드산화막(11)을 제거하기 위하여 습식식각공정을 수행한다. 이로써, 반도체 기판(10)의 필드영역(10-1)에 버퍼산화막(14), 라이너(15) 및 산화막으로 된 절연막(16)으로 된 STI 의 소자분리막(17)을 형성한다.
상기한 바와같은 종래의 소자분리막 형성방법은 트렌치(13)내에 산화방지막인 질화막으로 된 라이너(15)를 형성하여 주므로써 후속산화에 의한 결함을 방지할 수 있다.
그러나, 종래의 소자분리막 형성방법은 도 1e에 도시된 바와같이, 액티브 영역(10-2)상에 남아있는 질화막(12)을 제거할 때 액티브 영역(10-2)과 필드영역(10-1)의 계면근처의 라이너(15)도 함께 식각되어 덴트(dent, 18)가 형성되는 문제점이 있었다. 게다가, 도 1f와 같이 패드산화막(11)을 제거하기 위한 습식식각공정에서 산화막이 소비되어 트렌치(13)의 양에지부분 즉, 액티브 영역(10-2)의 에지부분에서 덴트(18)가 더 심해지는 문제점이 있었다.
이러한 덴트현상은 액티브 영역의 에지부분에서 전계집중현상을 초래하고 트 랜지스터의 험프(hump) 현상을 초래하는 문제점이 있었다.
도 2 는 종래의 방법으로 반도체 기판의 필드영역에 형성된 STI 의 소자분리막의 SEM 사진을 나타낸 것이다. 도 2를 참조하면, 액티브 영역(20-2)의 양에지에서 깊은 덴트(28)가 형성되었음을 알 수 있다. 도면부호 25는 트렌치(23)내에 형성된 라이너(25)를 나타낸다.
게다가, 종래의 라이너를 이용한 STI 의 소자분리막을 형성하는 방법은 후속의 게이트 산화막을 형성하기 위한 열산화공정시 트렌치(23)의 에지부분에서의 스트레스에 의해 액티브영역(20-2)보다 상대적으로 에지부분에서 얇게 형성되는 게이트 산화막의 박막화되는 현상(gate thining)이 발생하는 문제점이 있었다.
이러한 게이트 산화막이 박막화되는 현상에 의해 액티브 영역에서의 게이트 산화막의 항복전압이 낮아지고, 트랜지스터에서 기생전류가 발생되어 소자의 특성을 열화시키는 문제점이 있었다.
도 3a 내지 도 3g는 종래의 덴트를 방지하기 위한 STI의 소자분리막을 형성하는 방법을 설명하기 위한 제조공정도를 도시한 것이다.
도 3a를 참조하면, 소자가 형성될 액티브 영역(30-2)과 소자간을 분리하기 위한 소자분리막이 형성될 필드영역(30-1)을 구비한 실리콘 기판인 반도체 기판(30)이 제공된다.
상기 반도체 기판(30)의 액티브영역(30-2)상에 패드산화막(31)인 열산화막과 산화방지막인 질화막(32)을 형성하여, 상기 반도체 기판(30)의 필드영역(30-1)을 노출시킨다. 상기 질화막(32)을 마스크로 하여 노출된 필드영역(30-1)의 반도체 기 판(30)을 식각하여 트렌치(33)를 형성한다.
도 3b와 같이 트렌치(33)내에 버퍼 산화막(34)으로 열산화막을 형성하고, 도 3c와 같이 트렌치(33)의 에지부분에 형성된 버퍼산화막(34)이 노출되도록 상기 질화막(32)을 등방성식각한다. 이어서, 산화방지막으로서 질화막으로 된 라이너(35)를 기판전면에 형성하고, 그위에 트렌치(33)가 채워지도록 절연막(36)을 형성한다.
이어서, 도 3d 와 같이 기판표면을 평탄화시키기 위하여 CMP 공정을 수행하여 상기 질화막(32)이 일정두께만 남도록 절연막(36) 및 라이너(35)와 질화막(32)을 식각한다.
도 3e 와 같이 액티브 영역(30-2)상에 남아있는 질화막(32)을 제거하고, 도 3f 와 같이 액티브 영역(30-2)상에 남아있는 패드산화막(31)을 제거하기 위하여 습식식각공정을 수행한다. 이로써, 반도체 기판(30)의 필드영역(30-1)에 버퍼산화막(34), 라이너(35) 및 절연막(36)으로 된 STI 의 소자분리막(37)을 형성한다.
상기한 바와같은 종래의 STI의 소자분리막 형성방법은 트렌치형성후 질화막(32)을 식각하고, 상기 질화막(32)이 상기 트렌치의 에지로부터 일정간격이 유지된 상태에서 라이너를 형성하여 줌으로써, CMP 공정후 상기 질화막(32)을 제거할 때 액티브영역과 필드영역의 계면근처의 라이너식각에 따른 덴트현상의 발생을 방지할 수 있다. 이로써 패드 산화막을 제거하기 위한 습식식각공정후에도 트렌치의 에지부분에서의 덴트현상이 심화되는 것을 방지할 수 있다.
그러나, 종래의 STI의 소자분리막 형성방법은 다음과 같은 문제점을 갖는다.
액티브 영역(30-2)상에 형성된 질화막(32)의 스트레스에 의해 액티브 영역(30-2)의 에지부분에서 버퍼산화막(34)의 성장이 잘 이루어지지 않는다. 따라서, 상기 스트레스를 극복하고 액티브 영역(30-2)의 에지부분에서의 필요한 버퍼산화막을 형성하기 위해서는 버퍼산화막(34)을 필요이상 두껍게 형성해야 하는 문제점이 있었다. 게다가, 버퍼산화막(34)이 필요이상 두껍게 형성되면 접합누설전류가 증가하는 문제점이 있었다.
또한, 후속의 게이트 산화막을 형성하는 공정을 수행하기 전에 세정공정을 진행하게 되는데, 상기 세정공정에서 산화막이 소모되어 덴트현상이 발생될 뿐만 아니라 이어서 게이트 산화막을 형성할 때 트렌치의 에지부분 즉, 액티브 영역의 에지부분에서 게이트 산화막의 박막화현상이 발생하는 문제점이 있었다.
특히 서로 다른 두께를 갖는 듀얼 게이트 산화막을 형성하는 경우에는 게이트 박막화현상이 더욱 더 심해지는 문제점이 있는데, 이를 도 4a 내지 도 4e를 참조하여 이를 설명한다.
도 4a 내지 도 4e는 종래의 소자분리막을 이용한 반도체 소자에 있어서, 듀얼게이트 산화막을 형성하는 방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 4a를 참조하면, 필드영역(40-1)과 액티브 영역을 구비한 반도체 기판(40)을 제공한다. 상기 필드영역(40-1)에는 트렌치(41)가 형성되고, 상기 트렌치(41)내에는 버퍼산화막(42), 라이너(43) 및 절연막(44)으로 된 소자분리막(45)이 형성된다. 액티브 영역은 두꺼운 게이트 산화막이 형성될 제1액티브 영역(40-21)과 얇은 게이트 산화막이 형성될 제2액티브 영역(40-22)으로 이루어진다.
도 4b를 참조하면, 게이트 산화막을 형성하기 전에 세정공정을 수행한다. 세정공정시 버퍼산화막(42)이 소모되어 트렌치(41)의 에지부분 즉, 제1액티브 영역(40-21)과 제2액티브 영역(40-22)의 에지부분에서 덴트(45a)가 발생한다.
도 4c를 참조하면, 세정공정을 수행한 후 기판전면에 두께가 두꺼운 제1게이트 산화막(46)을 형성한다. 이때, 덴트가 발생된 제1 및 제2액티브 영역(40-21), (40-22)의 에지부분에서 제1게이트 산화막이 상대적으로 얇게 형성되어진다.
따라서, 제1 및 제2액티브 영역(40-21), (40-22)상의 게이트 산화막(46)의 두께(Tox11)보다 제1 및 제2액티브 영역(40-21), (40-22)의 에지부분에서의 게이트 산화막(46a)의 두께(Tox12)가 상대적으로 얇게 형성되어진다.
도 4d를 참조하면, 제2액티브 영역(40-22)의 제1게이트 산화막(46)을 제거하기 위한 습식식각공정을 수행한다. 상기 습식식각공정시 트렌치(41)의 에지부분에서의 버퍼산화막(42)이 소모되어 덴트현상은 심해진다. 이때, 제1게이트 산화막(46)의 두께가 두꺼우면 두꺼울수록 버퍼산화막(42)의 소모가 증가하여 덴트현상이 증가하게 된다.
도 4e를 참조하면, 제2액티브 영역(40-22)상에 두께가 얇은 제2게이트 산화막(47)을 형성하여 제1액티브 영역(40-21)에는 두꺼운 제1게이트 산화막(46)이 형성되고, 제2액티브 영역(40-22)에는 얇은 제2게이트 산화막(47)이 형성되어 듀얼 게이트 산화막이 형성되어진다.
제2게이트 산화막(47)의 형성시에도 게이트 산화막의 박막화현상에 의해 제2액티브 영역(40-22)상의 제2게이트 산화막(47)의 두께(Tox21)보다 제2액티브 영역(40-22)의 에지부분에서의 제2게이트 산화막(47a)의 두께(Tox22)가 얇아지게 된다.
상기한 바와같은 종래의 STI 의 소자분리막을 구비한 반도체소자에 있어서, 듀얼 게이트 산화막을 형성하는 방법은 두꺼운 게이트 산화막을 형성하기 전 세정공정시 산화막이 소모되어 덴트가 발생될 뿐만 아니라 게이트 산화막 형성시 게이트산화막이 얇아지는 문제점이 있었다. 특히 액정 드라이버 IC와 같이 고전압의 구동전압이 요구되는 듀얼 게이트 산화막을 구비한 반도체소자에서는 덴트 현상 및 게이트 박막화현상이 더욱 더 심해지는 문제점이 있었다.
본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 덴트 현상을 방지하고 게이트산화막의 박막화현상을 방지할 수 있는 소자분리막 형성방법 및 이를 이용한 반도체 소자의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 트렌치를 형성하기 위한 하드마스크가 트렌치의 에지로부터 일정거리만큼 유지된 상태에서 버퍼산화막을 형성하여 줌으로써 덴트현상을 방지하고 게이트 산화막의 박막화현상을 방지할 수 있는 소자분리막 형성방법 및 이를 이용한 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 트렌치내에 버퍼산화막을 두껍게 형성하여 소자분리막이 기판과 단차를 갖도록 형성함으로써 덴트현상 및 게이트 산화막의 박막화현상을 방지할 수 있는 소자분리막 형성방법 및 이를 이용한 반도체 소자의 제조방법 을 제공하는 데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 단계와; 상기 필드영역이 노출되도록 상기 액티브 영역상에 제1절연막과 하드마스크를 형성하는 단계와; 상기 노출된 필드영역의 반도체 기판을 식각하여 트렌치를 형성하는 단계와; 상기 트렌치의 에지로부터 일정거리만큼 떨어지도록 상기 하드마스크를 일부분 식각하는 단계와; 상기 트렌치 내에 제2절연막을 형성하되, 상기 트렌치의 에지에 인접한 상기 제2절연막은 상기 액티브 영역의 상부면보다 높은 레벨을 갖도록 형성되는 단계와; 상기 트렌치내의 제2절연막을 포함한 기판 전면상에 라이너를 형성하는 단계와; 상기 트렌치가 채워지도록 상기 라이너상에 제3절연막을 형성하는 단계와; 상기 하드마스크의 상부면이 노출되도록 상기 제3절연막을 평탄화하는 단계와; 상기 하드마스크를 제거하는 단계와; 상기 제1절연막을 제거하여, 트렌치내에 상기 제2절연막과, 상기 제2절연막상에 형성된 라이너 및 제3절연막으로 된 소자분리막을 형성하는 단계를 포함하는 반도체 장치의 소자분리막 형성방법을 제공하는 것을 특징으로 한다.
상기 하드마스크와 라이너는 질화막으로 이루어지고, 상기 제1절연막은 패드 산화막이며, 상기 제2절연막은 열산화막 또는 CVD산화막과 같은 버퍼산화막으로 100 내지 700Å의 두께를 갖는다. 상기 제3절연막은 HDP 산화막 또는 USG막중 하나이며, 상기 하드마스크상에 반사방지막이 추가로 형성되어 상기 하드마스크의 일부분을 식각시 상기 하드마스크의 두께가 감소하는 방지한다.
또한, 본 발명은 액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 단계와; 상기 필드영역이 노출되도록 상기 액티브 영역상에 제1절연막과 하드마스크를 형성하는 단계와; 상기 노출된 필드영역의 반도체 기판을 식각하여 트렌치를 형성하는 단계와; 상기 트렌치의 에지로부터 일정거리만큼 떨어지도록 상기 하드마스크를 일부분 식각하는 단계와; 상기 트렌치 내에 제2절연막을 형성하되, 상기 트렌치의 에지에 인접한 상기 제2절연막은 상기 액티브영역의 상부면보다 높은 레벨을 갖도록 형성되는 단계와; 상기 트렌치 내의 제2절연막을 포함한 기판전면상에 라이너를 형성하는 단계와; 상기 트렌치가 채워지도록 상기 라이너상에 제3절연막을 형성하는 단계와; 상기 하드마스크의 상부면이 노출되도록 상기 제3절연막을 평탄화하는 단계와; 상기 하드마스크를 제거하는 단계와; 상기 제1절연막을 제거하여. 트렌치내에 상기 제2절연막과, 상기 제2절연막상에 형성된 라이너 및 제3절연막으로 된 소자분리막을 형성하는 단계와; 상기 기판을 세정하는 단계와; 상기 기판의 액티브 영역상에 게이트 산화막을 형성하는 단계를 포함하는 반도체 장치의 제조방법을 제공하는 것을 특징으로 한다.
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또한, 본 발명은 제1 및 제2액티브영역과 상기 제1 및 제2액티브영역 사이에 위치된 트렌치를 갖는 필드영역을 구비하고, 상기 트렌치 내에 형성되며 상기 트렌치의 양측 엣지에서 상기 제1 및 제2액티브영역들 각각의 상부면보다 높은 레벨을 갖는 제1절연막, 상기 제1절연막상에 형성된 라이너 및 제2절연막으로 된 소자분리막이 형성되어 상기 제1 및 제2액티브 영역이 분리되는 반도체 기판을 제공하는 단계와; 상기 반도체 기판을 세정하는 단계와; 상기 기판전면에 제1두께를 갖는 제1게이트 산화막을 형성하는 단계와; 상기 제1액티브 영역상에만 제1게이트 산화막이 남도록 상기 제1게이트 산화막을 식각하는 단계와; 상기 제2액티브영역상에 제2두께를 갖는 제2게이트 산화막을 형성하는 단계를 포함하는 듀얼 게이트 산화막을 갖는 반도체 장치의 제조방법을 제공하는 것을 특징으로 한다.
또한, 본 발명은 제1 및 제2액티브영역과 상기 제1 및 제2 액티브영역 사이에 위칙되는 필드영역을 구비한 반도체 기판을 제공하는 단계와; 상기 필드영역이 노출되도록 상기 제1 및 제2액티브 영역 상에 제1절연막과 하드마스크를 형성하는 단계와; 상기 노출된 필드영역의 반도체 기판을 식각하여 트렌치를 형성하는 단계와; 상기 트렌치의 에지로부터 일정거리만큼 떨어지도록 상기 하드마스크를 일부분 식각하는 단계와; 상기 트렌치 내에 제2절연막을 형성하되, 상기 트렌치의 양측 에지에 인접한 상기 제2절연막은 상기 제1 및 제2액티브영역들 각각의 상부면보다 높은 레벨을 갖도록 형성되는 단계와; 상기 트렌치내의 제2절연막을 포함한 기판전면상에 라이너를 형성하는 단계와; 상기 트렌치가 채워지도록 상기 라이너상에 제3절연막을 형성하는 단계와; 상기 하드마스크의 상부면이 노출되도록 상기 제3절연막을 평탄화하는 단계와; 상기 하드마스크를 제거하는 단계와; 상기 제1절연막을 제거하여, 트렌치내에 상기 제2절연막과, 상기 제2절연막상에 형성된 라이너 및 제3절연막으로 된 소자분리막을 형성하여 제1 및 제2액티브 영역을 분리시키는 단계와; 상기 기판을 세정하는 단계와; 상기 기판전면에 제1두께를 갖는 제1게이트 산화막을 형성하는 단계와; 상기 제1액티브 영역상에만 제1게이트 산화막이 남도록 상기 제1게이트 산화막을 식각하는 단계와; 상기 제2액티브영역상에 제2두께를 갖는 제2게이트 산화막을 형성하는 단계를 포함하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법을 제공하는 것을 특징으로 한다.
상기 제1게이트 산화막의 제1두께는 상기 제2게이트 산화막의 제2두께보다 두꺼우며, 바람직하게는 상기 제1게이트 산화막의 제1두께는 100 내지 700Å 이고, 상기 제2게이트 산화막의 제2두께는 80Å이하의 두께를 갖는다.
상기 제1게이트 산화막의 제1두께는 상기 제2게이트 산화막의 제2두께보다 얇으며, 바람직하게는 상기 제1게이트 산화막의 제1두께는 80Å 이하의 두께를 갖으며, 상기 제2게이트 산화막의 제2두께는 100 내지 700Å의 두께를 갖는다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 5a 내지 도 5f는 본 발명의 일 실시예에 따른 반도체 장치의 소자분리막을 형성하는 방법을 설명하기 위한 공정 단면도이다.
도 5a를 참조하면, 액티브 영역(50-2)과 필드영역(50-1)을 구비한 반도체 기판(50)을 제공한다. 상기 반도체 기판(50)의 액티브 영역(50-2)상에 산화막, 예를 들면 열산화막으로 된 패드 산화막(51)과 질화막으로 된 하드 마스크(52)를 형성하여 필드영역(50-1)을 노출시킨다.
상기 하드마스크(52)를 이용하여 상기 노출된 필드영역(50-1)의 반도체 기판(50)을 식각하여 트렌치(53)를 형성한다.
도 5b를 참조하면, 풀백공정(pull-back)을 수행하여 상기 하드마스크(52)의 일부분을 인산으로 습식식각하여 상기 하드마스크(52)가 상기 트렌치(53)의 에지로부터 일정거리만큼 떨어지도록 한다.
이때, 풀백공정에서 식각되는 하드마스크(52)의 양은 후속의 습식식각공정에서 식각되는 산화막의 양과 후속공정에서 형성되는 게이트 산화막의 두께에 따라 결정되는데, 후속공정에서 형성되는 게이트 산화막의 두께보다 2배정도가 바람직하다. 그리고, 듀얼 게이트를 형성하는 경우에는 두껍게 형성될 게이트 산화막의 두께를 고려하여 식각하여야 한다.
도 5c를 참조하면, 상기 하드마스크(52)가 상기 트렌치(53)의 에지로부터 일정거리만큼 떨어진 상태에서 열산화공정을 수행하여 상기 트렌치(53)내에 버퍼산화막(54)을 형성한다. 이때, 상기 트렌치(53)의 에지에 인접한 버퍼산화막(54)은 상기 액티브영역(50-2)의 상부면보다 높은 레벨을 갖도록 형성된다. 버퍼산화막(54)은 후속습식식각공정에서 소모되어도 충분히 게이트 박막화현상을 방지할 수 있을 정도로 충분히 두껍게 형성하여 준다. 바람직하게는 100 내지 700Å의 두께로 형성한다.
상기 버퍼산화막(54)으로 열산화막 대신에 습식식각율이 낮은 물질로서 CVD 산화막을 형성할 수도 있다.
도 5d를 참조하면, 기판전면에 질화막으로된 라이너(55)를 형성하고, 그위에 상기 트렌치(53)가 채워지도록 절연막(56)을 형성한다. 이때, 상기 트랜치(53)내에 채워지는 절연막(56)으로는 HDP 산화막(High Density Plasma SiO2) 또는 USG막(Undoped Silicon Glass)을 사용한다.
도 5e를 참조하면, CMP 공정을 수행하여 상기 절연막(56), 라이너(55) 및 하드 마스크(52)를 식각하여 기판을 평탄화시킨다.
도 5f를 참조하면, 상기 하드마스크(52)를 제거한 다음, 패드산화막(51)을 제거하기 위한 후속의 습식식각공정을 수행한다. 이로써, 트렌치(53)내에 버퍼산화막(54), 라이너(55) 및 절연막(56)으로 된 소자분리막(57)을 형성한다. 본 발명의 실시예에 따른 소자분리막(57)은 액티브 영역(50-2)의 기판보다 단차가 높도록 버퍼산화막(54)을 두껍게 형성하여 줌으로써, 후속의 습식식각공정시 덴트가 발생하더라고 액티브 영역에서 충분히 떨어져 소자에 영향을 미치지 않도록 한다.
상기한 바와같은 본 발명의 일 실시예에 따른 STI 의 소자분리막 형성방법에 따르면, 풀백공정을 수행하여 질화막으로 된 하드마스크가 트렌치의 에지로부터 일정거리만큼 유지된 상태에서 버퍼산화막을 형성하여 줌으로써, 트렌치내에 버퍼산화막을 원하는 두께로 용이하게 형성하는 것이 가능하다.
또한, 트렌치내에 형성된 라이너에 의한 덴트의 발생을 방지하고, pn접합에서의 누설전류를 방지하여 소자의 아이솔레이션 특성을 향상시킨다.
상기한 본 발명의 일 실시예에 따른 STI 의 소자분리막 형성방법을 적용하여 트랜지스터를 제조하는 경우 트랜지스터의 험프(hump)현상 및 전계집중현상을 방지하고, 이에 따라 누설전류의 발생을 방지하여 트랜지스터의 동작 안정성을 유지할 수 있다.
게다가, 본 발명의 일 실시예에 따른 STI의 소자분리막 형성방법은 후속의 게이트 산화막 형성시 게이트 산화막의 박막화현상을 방지하여 항복전압이 낮아지는 것을 방지할 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 STI의 소자분리막 형성방법을 적용한 반도체 장치의 제조방법을 설명하기 위한 공정 단면도이다.
도 6a을 참조하면, 반도체 기판(60)은 필드영역(60-1)과 액티브 영역(60-2)을 구비한다. 상기 필드영역(60-1)에는 트렌치(61)가 형성되고, 트렌치(61)내에는 버퍼산화막(62), 라이너(63) 및 절연막(64)으로 된 소자분리막(65)이 형성된다. 여기서, 상기 트렌치(61)의 엣지에 인접한 버퍼산화막(62)은 상기 액티브 영역(60-2)의 상부면보다 높은 레벨을 갖는다.
상기 버퍼산화막(62)은 열산화막 또는 CVD 산화막을 후속의 산화막 소모량을 고려하여 충분히 두껍게, 바람직하게 100 내지 700Å의 두께를 갖도록 형성한다. 상기 라이너(63)는 질화막으로 이루어지고, 상기 절연막(64)은 HDP 산화막 또는 USG막으로 이루어진다.
이때, 버퍼산화막(62)이 상기 트렌치(61)의 에지부분을 덮도록 충분히 두껍게 형성되므로, 상기 소자분리막(65)은 액티브 영역(60-2)보다 높은 단차(d61)를 갖게 된다.
도 6b를 참조하면, 소자분리막(65)을 형성한 후 세정공정을 진행한다. 이때, 세정공정시 소자분리막(65)의 산화막이 일부분 소모되는데, 이때 버퍼산화막(62)을 후속의 산화막의 소모량을 고려하여 두껍게 형성하였기 때문에, 소자분리막(65)은 여전히 기판의 액티브 영역(60-2)과 단차(d62)를 갖게 된다. 이때, 단차(d62)는 단차(d61)보다 작은 값을 갖는다.
도 6c를 참조하면, 세정된 기판전면에 게이트 산화막(66)을 형성하고, 그위에 폴리실리콘막 등과 같은 도전체로 된 게이트(67)를 형성한다.
상기 액티브 영역(60-2)상에 게이트 산화막(66)을 열산화공정을 통해 성장시키는데, 상기 버퍼 산화막(62)이 상기 트렌치의 에지부분을 감싸도록 충분히 두껍게 형성되어 소자분리막(65)이 기판의 액티브 영역(60-2)과 소정의 단차를 가지므로, 액티브 영역의 에지부분에서 게이트 산화막의 박막화현상은 발생되지 않는다. 따라서, 액티브 영역상에서 원하는 두께를 갖는 게이트 산화막이 얻어진다.
그러므로, 게이트 산화막(66)상에 형성된 게이트(67)에 소정의 바이어스를 인가할 때 게이트 산화막의 박막화현상에 의한 브레이크다운현상은 일어나지 않게 되어 소자의 특성을 향상시킬 수 있다.
도 7a 내지 도 7e 는 본 발명의 일 실시예에 따른 STI 의 소자분리막 형성방법을 적용한 반도체장치의 듀얼 게이트 산화막을 형성하는 방법을 설명하기 위한 공정단면도를 도시한 것이다.
도 7a를 참조하면, 필드영역(70-1)과 액티브 영역을 구비한 반도체 기판(70)을 제공한다. 상기 필드영역(70-1)에는 트렌치(71)가 형성되고, 상기 트렌치(71)내에는 소자분리막(75)이 형성된다.
상기 액티브 영역은 두꺼운 게이트 산화막이 형성될 제1액티브 영역(70-21)과 얇은 게이트 산화막이 형성될 제2액티브 영역(70-22)으로 이루어지고, 상기 소자분리막(75)에 의해 제1 및 제2액티브 영역(70-21), (70-22)을 소자분리시켜 준다.
상기 소자분리막(75)은 열산화막 또는 CVD 산화막으로 된 버퍼산화막(72), 질화막으로 된 라이너(73) 및 HDP 산화막 또는 USG 막과 같은 절연막(74)으로 이루어진다. 여기서, 상기 버퍼산화막(72)은 상기 트렌치(71) 내에 형성되며 상기 트렌치(71)의 양측 에지에서 상기 제1 및 제2액티브영역들(70-21, 70-22) 각각의 상부면보다 높은 레벨을 갖도록 형성된다.
도 7b를 참조하면, 게이트 산화막을 형성하기 전에 세정공정을 수행한다. 세정공정시 버퍼산화막(72)이 소모되어 소자분리막(75)은 제1 및 제2액티브 영역(70-21), (70-22)에 대해 단차(d71)보다 크기가 작은 단차(d72)를 갖게 된다.
도 7c를 참조하면, 세정공정을 수행한 후 기판전면에 두께가 두꺼운 제1게이트 산화막(77)을 형성한다. 이때, 버퍼산화막(72)이 트렌치의 에지부분을 덮도록 충분히 두껍게 형성되어 있으므로, 액티브 영역의 에지부분에서의 게이트 산화막의 박막화현상은 발생되지 않는다. 따라서, 균일한 두께(Tox71)를 갖는 제1게이트 산화막(76)을 형성한다. 이때, 제1게이트 산화막(76)은 고전압 소자용 게이트 산화막으로서 100 내지 700Å의 두께를 갖는다.
도 7d를 참조하면, 제1액티브 영역(70-21)을 제외한 부분의 제1게이트 산화막(76)을 제거하기 위한 습식식각공정을 수행한다. 상기 습식식각공정시 트렌치(71)의 에지부분에서의 버퍼산화막(72)이 소모되지만 충분히 두껍게 형성되어 있으므로, 액티브 영역(70-22)과 소자분리막(75)간에는 여전히 단차(d73)가 존재하게 된다. 상기 단차(d73)는 상기 단차(D71), (d72)보다 작은 값을 갖는다.
도 7e를 참조하면, 제1액티브 영역(70-21)을 제외한 부분에 두께가 얇은 제2게이트 산화막(77)을 형성하여 제1액티브 영역(70-21)에는 두꺼운 제1게이트 산화 막(76)이 형성되고, 제2액티브 영역(70-22)에는 얇은 제2게이트 산화막(77)이 형성되어 듀얼 게이트 산화막이 형성되어진다. 제2게이트 산화막형성시에도 게이트 박막화현상은 발생되지 않으므로 제2액티브영역(70-22)에서의 제2게이트 산화막(77)은 균일한 두께(Tox72)를 갖는다. 이때, 제2게이트 산화막(77)은 저전압 소자용 게이트 산화막으로서 80Å이하의 두께를 갖는다.
상기한 바와같은 듀얼 게이트 산화막을 형성하는 경우 트렌치내에 소자분리막(75)을 구성하는 버퍼산화막(72)을 트렌치의 에지부분을 덮을 수 있을 정도로 두껍게 형성하여 줌으로써, 후속의 습식식각공정등에 의해 산화막이 소모되어도 덴트현상을 방지할 수 있을 뿐만 아니라 게이트 산화막의 박막화현상을 방지할 수 있다.
상기한 듀얼 게이트 산화막을 형성하는 방법은 두께가 두꺼운 게이트 산화막을 형성한 다음 두께가 얇은 게이트 산화막을 형성하였으나, 반대로 두께가 얇은 게이트 산화막을 형성한 다음 두께가 두꺼운 게이트 산화막을 형성하여도 상기한 덴트 및 게이트 산화막의 박막화현상을 방지할 수 있다.
도 8a 내지 도 8g는 본 발명의 다른 실시예에 따른 소자분리막을 형성하는 방법을 설명하기 위한 제조공정도를 도시한 것이다.
도 8a를 참조하면, 액티브 영역(80-2)과 필드영역(80-1)을 구비한 반도체 기판(80)을 제공한다. 상기 반도체 기판(80)상에 열산화막과 같은 산화막으로 된 패드산화막(81) 및 질화막으로 된 하드 마스크(82)를 형성하고, 그위에 SiON 막등으로 된 반사방지막(ARL, anti reflaction layer 83)을 형성한다.
도면상에는 도시되지 않았으나, 액티브 영역을 한정하기 위한 마스크를 이용하여 상기 반사방지막(83), 하드마스크(82) 및 패드산화막(81)을 패터닝하여 상기 액티브 영역(80-2)상에만 남도록 한다. 이로써, 상기 필드영역(80-1)을 노출시킨다.
이어서, 상기 하드마스크(82)를 이용하여 상기 노출된 필드영역(80-1)의 반도체 기판(80)을 식각하여 트렌치(84)를 형성한다.
도 8b를 참조하면, 풀백공정(pull-back)을 수행하여 상기 하드마스크(82)의 일부분을 식각하여 상기 하드마스크(82)가 상기 트렌치(84)의 에지로부터 일정거리만큼 떨어지도록 한다.
이때, 풀백공정에서 식각되는 하드마스크(82)의 양은 후속의 습식식각공정에서 식각되는 산화막의 양과 후속공정에서 형성되는 게이트 산화막의 두께에 따라 결정되는데, 후속공정에서 형성되는 게이트 산화막의 두께보다 2배정도가 바람직하다. 그리고, 듀얼 게이트를 형성하는 경우에는 두껍게 형성될 게이트 산화막의 두께를 고려하여 식각하여야 한다.
도 8c를 참조하면, 상기 하드마스크(82)가 상기 트렌치(84)의 에지로부터 일정거리만큼 떨어진 상태에서 열산화공정을 수행하여 상기 트렌치(84)내에 버퍼산화막(85)을 형성한다. 이때, 상기 트렌치(84)에 인접한 버퍼산화막(85)은 상기 액티브영역(80-2)의 상부면보다 높은 레벨을 갖도록 형성된다. 버퍼산화막(85)은 후속습식식각공정에서 소모되어도 충분히 게이트 박막화현상을 방지할 수 있을 정도로 충분히 두껍게 형성하여 준다. 바람직하게는 100 내지 700Å의 두께로 형성한다. 상기 버퍼산화막(85)으로 열산화막 대신에 습식식각율이 낮은 물질로서 CVD 산화막을 형성할 수도 있다.
도 8d와 같이 기판전면에 질화막으로 된 라이너(86)를 형성하고, 도 8e와 같이 상기 라이너(86)상에 상기 트렌치(84)가 채워지도록 절연막(87)을 형성한다. 이때, 상기 절연막(87)으로는 HDP 산화막 또는 USG막을 사용한다.
도 8f를 참조하면, CMP 공정을 수행하여 상기 절연막(87), 라이너(86), 반사방지막(86) 및 하드 마스크(82)를 식각하여 기판을 평탄화시킨다.
도 8g와 같이 상기 하드마스크(82)를 제거하고, 습식식각공정을 통해 패드 산화막(81)을 제거하면 트렌치(84)내에 버퍼산화막(85), 라이너(86) 및 절연막(87)으로 된 소자분리막(88)을 형성한다. 본 발명의 다른 실시예에 따른 소자분리막(87)은 액티브 영역(80-2)의 기판과 단차를 갖도록 형성되어진다.
본 발명의 다른 실시예에 따른 STI의 소자분리막 형성방법은 반사방지막을 사용함으로 난반사에 의한 영향을 최소화할 수 있다. 또한, 풀백공정시 하드마스크의 질화막의 두께가 감소하는 것을 방지할 수 있을 뿐만 아니라 상기 CMP공정시 오버에칭에 의한 기판손상을 방지할 수 있다.
또한, 본 발명의 다른 실시예에 따른 STI 의 소자분리막 형성방법도 일 실시예의 방법과 마찬가지의 효과를 얻을 수 있을 뿐만 아니라, 도 6a 내지 도 6c 그리고 도 7a 내지 도 7e에 도시된 반도체 소자의 제조방법에 적용시에도 동일한 효과를 얻을 수 있음은 물론이다.
따라서, 상기한 바와같은 본 발명에 따르면, 트렌치 형성후 트렌치 형성용 마스크로 작용한 질화막의 일부분을 식각한 다음 버퍼산화막을 후속의 소모량을 고 려하여 액티브 영역과 단차지도록 충분히 두껍게 형성하여 줌으로써, 덴트의 발생을 방지함과 동시에 게이트 박막화 현상을 방지할 수 있는 이점이 있다.
본 발명의 실시예에 따른 소자분리막 형성방법을 적용하면 게이트 박막화현상없이 게이트 산화막을 용이하게 형성할 수 있으며, 특히 듀얼 게이트 산화막을 박막화현상 및 덴트현상없이 균일한 두께로 형성하는 것이 가능한 이점이 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (41)

  1. 액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 단계와;
    상기 필드영역이 노출되도록 상기 액티브 영역상에 제1절연막과 하드마스크를 형성하는 단계와;
    상기 노출된 필드영역의 반도체 기판을 식각하여 트렌치를 형성하는 단계와;
    상기 트렌치의 에지로부터 일정거리만큼 떨어지도록 상기 하드마스크를 일부분 식각하는 단계와;
    상기 트렌치 내에 제2절연막을 형성하되, 상기 트렌치의 에지에 인접한 상기 제2절연막은 상기 액티브영역의 상부면보다 높은 레벨을 갖도록 형성되는 단계와;
    상기 트렌치내의 제2절연막을 포함한 기판전면상에 라이너를 형성하는 단계와;
    상기 트렌치가 채워지도록 상기 라이너상에 제3절연막을 형성하는 단계와;
    상기 하드마스크의 상부면이 노출되도록 상기 제3절연막을 평탄화하는 단계와;
    상기 하드마스크를 제거하는 단계와;
    상기 제1절연막을 제거하여, 트렌치내에 상기 제2절연막과, 상기 제2절연막상에 형성된 라이너 및 제3절연막으로 된 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 하드마스크와 라이너는 질화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  3. 제 2 항에 있어서, 상기 제1절연막은 패드 산화막이고, 상기 제2절연막은 버퍼산화막인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  4. 제 3 항에 있어서, 상기 제2절연막은 100 내지 700Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  5. 제 4 항에 있어서, 상기 제2절연막은 열산화공정에 의해 형성된 열산화막인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  6. 제 4 항에 있어서, 상기 제2절연막은 CVD 산화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  7. 제 1 항에 있어서, 상기 제3절연막은 HDP 산화막 또는 USG막중 하나인 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  8. 제 1 항에 있어서, 상기 하드마스크상에 반사방지막이 추가로 형성된 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  9. 제 8 항에 있어서, 상기 반사방지막은 상기 하드마스크의 일부분을 식각시 상기 하드마스크의 두께가 감소하는 방지하는 것을 특징으로 하는 반도체 장치의 소자분리막 형성방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 액티브영역과 필드영역을 구비한 반도체 기판을 제공하는 단계와;
    상기 필드영역이 노출되도록 상기 액티브 영역상에 제1절연막과 하드마스크를 형성하는 단계와;
    상기 노출된 필드영역의 반도체 기판을 식각하여 트렌치를 형성하는 단계와;
    상기 트렌치의 에지로부터 일정거리만큼 떨어지도록 상기 하드마스크를 일부분 식각하는 단계와;
    상기 트렌치 내에 제2절연막을 형성하되, 상기 트렌치의 에지에 인접한 상기 제2절연막은 상기 액티브영역의 상부면보다 높은 레벨을 갖도록 형성되는 단계와;
    상기 트렌치내의 제2절연막을 포함한 기판전면상에 라이너를 형성하는 단계와;
    상기 트렌치가 채워지도록 상기 라이너상에 제3절연막을 형성하는 단계와;
    상기 하드마스크의 상부면이 노출되도록 상기 제3절연막을 평탄화하는 단계와;
    상기 하드마스크를 제거하는 단계와;
    상기 제1절연막을 제거하여, 트렌치내에 상기 제2절연막과, 상기 제2절연막상에 형성된 라이너 및 제3절연막으로 된 소자분리막을 형성하는 단계와;
    상기 기판을 세정하는 단계와;
    상기 기판의 액티브 영역상에 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 15 항에 있어서, 상기 하드마스크와 라이너는 질화막으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제 16 항에 있어서, 상기 제1절연막은 패드 산화막이고, 상기 제2절연막은 버퍼산화막인 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제 17 항에 있어서, 상기 제2절연막은 100 내지 700Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제 18 항에 있어서, 상기 제2절연막은 열산화막 또는 CVD 산화막중 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제 15 항에 있어서, 상기 제3절연막은 HDP 산화막 또는 USG막중 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제1 및 제2액티브영역과 상기 제1 및 제2액티브영역 사이에 위치되는 트렌치를 갖는 필드영역을 구비하고, 상기 트렌치 내에 형성되며 상기 트렌치의 양측 에지에서 상기 제1 및 제2액티브영역들 각각의 상부면보다 높은 레벨을 갖는 제1절연막, 상기 제1절연막 상에 형성된 라이너 및 제2절연막으로 된 소자분리막이 형성되어 상기 제1 및 제2액티브 영역을 분리하는 반도체 기판을 제공하는 단계와;
    상기 반도체 기판을 세정하는 단계와;
    상기 기판전면에 제1두께를 갖는 제1게이트 산화막을 형성하는 단계와;
    상기 제1액티브 영역상에만 제1게이트 산화막이 남도록 상기 제1게이트 산화막을 식각하는 단계와;
    상기 제2액티브영역상에 제2두께를 갖는 제2게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 듀얼 게이트 산화막을 갖는 반도체 장치의 제조방법.
  22. 제 21 항에 있어서, 상기 제1 및 제2게이트 산화막은 열산화공정에 의해 형성되는 것을 특징으로 하는 듀얼 게이트 산화막을 갖는 반도체 장치의 제조방법.
  23. 제 22 항에 있어서, 상기 제1게이트 산화막의 제1두께는 상기 제2게이트 산화막의 제2두께보다 두꺼운 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도 체 장치의 제조방법.
  24. 제 23 항에 있어서, 상기 제1게이트 산화막의 제1두께는 100 내지 700Å 이며, 상기 제2게이트 산화막의 제2두께는 80Å이하의 두께를 갖는 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  25. 제 22 항에 있어서, 상기 제1게이트 산화막의 제1두께는 상기 제2게이트 산화막의 제2두께보다 얇은 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  26. 제 25 항에 있어서, 상기 제1게이트 산화막의 제1두께는 80Å 이하이며, 상기 제2게이트 산화막의 제2두께는 100 내지 700Å의 두께를 갖는 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  27. 제 21 항에 있어서, 상기 제1절연막은 버퍼산화막이고, 상기 라이너는 질화막인 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  28. 제 27 항에 있어서, 상기 제1절연막은 100 내지 700Å의 두께를 갖는 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  29. 제 28 항에 있어서, 상기 제1절연막은 열산화막 또는 CVD 산화막중 하나인 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  30. 제 21 항에 있어서, 상기 제2절연막은 HDP 산화막 또는 USG막중 하나인 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  31. 제1 및 제2액티브영역과 상기 제1 및 제2 액티브영역 사이에 위치되는 필드영역을 구비한 반도체 기판을 제공하는 단계와;
    상기 필드영역이 노출되도록 상기 제1 및 제2액티브 영역상에 제1절연막과 하드마스크를 형성하는 단계와;
    상기 노출된 필드영역의 반도체 기판을 식각하여 트렌치를 형성하는 단계와;
    상기 트렌치의 에지로부터 일정거리만큼 떨어지도록 상기 하드마스크를 일부분 식각하는 단계와;
    상기 트렌치 내에 제2절연막을 형성하되, 상기 트렌치의 양측 에지에 인접한 상기 제2절연막은 상기 제1 및 제2액티브영역들 각각의 상부면보다 높은 레벨을 갖도록 형성되는 단계와;
    상기 트렌치내의 제2절연막을 포함한 기판전면상에 라이너를 형성하는 단계와;
    상기 트렌치가 채워지도록 상기 라이너상에 제3절연막을 형성하는 단계와;
    상기 하드마스크의 상부면이 노출되도록 상기 제3절연막을 평탄화하는 단계와;
    상기 하드마스크를 제거하는 단계와;
    상기 제1절연막을 제거하여, 트렌치내에 상기 제2절연막과, 상기 제2절연막상에 형성된 라이너 및 제3절연막으로 된 소자분리막을 형성하여 제1 및 제2액티브 영역을 분리시키는 단계와;
    상기 기판을 세정하는 단계와;
    상기 기판전면에 제1두께를 갖는 제1게이트 산화막을 형성하는 단계와;
    상기 제1액티브 영역상에만 제1게이트 산화막이 남도록 상기 제1게이트 산화막을 식각하는 단계와;
    상기 제2액티브영역상에 제2두께를 갖는 제2게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  32. 제 31 항에 있어서, 상기 하드마스크와 라이너는 질화막으로 이루어지는 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  33. 제 31 항에 있어서, 상기 제1절연막은 패드 산화막이고, 상기 제2절연막은 버퍼산화막인 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  34. 제 31 항에 있어서, 상기 제2절연막은 100 내지 700Å의 두께를 갖는 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  35. 제 34 항에 있어서, 상기 제2절연막은 열산화막 또는 CVD 산화막중 하나인 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  36. 제 31 항에 있어서, 상기 제3절연막은 HDP 산화막 또는 USG막중 하나인 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  37. 제 31 항에 있어서, 상기 제1 및 제2게이트 산화막은 열산화공정에 의해 형성되는 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  38. 제 37 항에 있어서, 상기 제1게이트 산화막의 제1두께는 상기 제2게이트 산화막의 제2두께보다 두꺼운 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  39. 제 38 항에 있어서, 상기 제1게이트 산화막의 제1두께는 100 내지 700Å 이며, 상기 제2게이트 산화막의 제2두께는 80Å이하의 두께를 갖는 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  40. 제 37 항에 있어서, 상기 제1게이트 산화막의 제1두께는 상기 제2게이트 산화막의 제2두께보다 얇은 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
  41. 제 40 항에 있어서, 상기 제1게이트 산화막의 제1두께는 80Å 이하이며, 상기 제2게이트 산화막의 제2두께는 100 내지 700Å의 두께를 갖는 것을 특징으로 하는 듀얼 게이트 산화막을 구비한 반도체 장치의 제조방법.
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