KR19990047813A - 반도체장치의 트렌치 소자분리 방법 - Google Patents

반도체장치의 트렌치 소자분리 방법 Download PDF

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Abstract

본 발명은 반도체 장치의 트렌치 소자분리 방법을 개시한다. 본 발명은 반도체기판의 소정영역이 식각되어 형성된 트렌치 영역의 측벽 및 바닥에 열산화막을 형성하고, 열산화막에 의해 둘러싸여진 트렌치 영역에 고밀도 플라즈마 산화막을 형성하는 반도체 장치의 트렌치 소자분리 방법에 있어서, 열산화막 및 고밀도 플라즈마 산화막 사이에 완충층을 개재시킴으로써 고밀도 플라즈마 산화막에 의한 스트레스가 트렌치 영역의 측벽 및 바닥에 가해지는 현상을 완화시킬 수 있다.

Description

반도체장치의 트렌치 소자분리 방법
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 반도체 장치의 트렌치 소자분리 방법에 관한 것이다.
일반적으로, 반도체 장치는 수 많은 단일소자(descrete device), 예컨대 수 많은 모스 트랜지스터들로 구성된다. 그리고, 각각의 모스 트랜지스터들은 소자분리막에 의해 서로 격리되도록 형성된다. 지금까지 소자분리막을 형성하는 방법으로 실리콘 기판의 소정영역을 선택적으로 열산화시키어 두꺼운 필드산화막(field oxide layer)을 형성하는 로코스(LOCOS; local oxidation of silicon) 공정이 널리 사용되어 왔다. 그러나, 로코스 공정에 의한 필드산화막은 그 가장자리에 버즈비크(bird's beak)가 형성되어 필드산화막 사이의 활성영역 폭을 감소시키는 문제점이 있다. 이에 따라, 고집적 반도체 장치에 적합한 트렌치 소자분리 기술(technology)이 제안된 바 있다. 트렌치 소자분리 기술은 반도체기판의 소정영역을 선택적으로 식각하여 트렌치 영역을 형성하고, 상기 트렌치 영역을 절연막, 예컨대 산화막으로 채우는 방법이다. 트렌치 소자분리 기술에 의하면, 소자분리 영역에 해당하는 트렌치 영역의 폭 및 깊이를 적절히 조절함으로써, 트렌치 영역들 사이의 활성영역 폭을 극대화시킬 수 있음은 물론 소자분리 특성을 향상시킬 수 있다.
종래의 트렌치 소자분리 방법은 트렌치 영역 내에 단차도포성이 우수한 CVD 산화막을 형성한다. 이때, 소자분리 영역, 즉 트렌치 영역의 폭이 0.5㎛ 또는 그 이하일 때 CVD 산화막에 의해 완전히 채워지지 않으므로 트렌치 영역 내에 보이드(void)가 형성되는 문제점이 발생한다.
본 발명의 목적은 소자분리 영역에 보이드가 형성되는 것을 방지할 수 있는 반도체 장치의 트렌치 소자분리 방법을 제공하는 데 있다.
도 1 내지 도 4는 본 발명에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명에 따른 트렌치 소자분리 방법이 적용된 반도체 장치의 접합누설전류 특성 및 종래 기술에 따른 트렌치 소자분리 방법이 적용된 반도체 장치의 접합누설전류 특성을 도시한 그래프이다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판의 소정영역이 식각되어 형성된 트렌치 영역의 측벽 및 바닥에 열산화막을 형성한 다음, 상기 열산화막 상에 완충층(buffer layer)을 형성한다. 그리고, 상기 완충층에 의해 둘러싸인 트렌치 영역에 고밀도 플라즈마 산화막 패턴을 형성한다. 여기서, 상기 고밀도 플라즈마 산화막 패턴은 상기 완충층이 형성된 결과물 전면에 완충층에 의해 둘러싸인 트렌치 영역을 채우는 고밀도 플라즈마 산화막을 형성한 다음, 상기 고밀도 플라즈마 산화막을 평탄화시키어 형성한다. 상기 고밀도 플라즈마 산화막은 증착 및 스퍼터 식각이 서로 번갈아가면서 실시되는 증착/식각/증착(dep./etch/dep.) 공정에 의해 형성되므로 0.5㎛ 또는 그 이하의 좁은 트렌치 영역을 보이드 없이 완전히 채우는 특성이 매우 우수하다. 그러나, 상기 고밀도 플라즈마 산화막은 그 막질이 매우 치밀하여(dense) 트렌치 영역의 측벽 및 바닥에 심한 물리적인 스트레스를 가한다. 따라서, 상기 고밀도 플라즈마 산화막 및 상기 열산화막 사이에 상기 완충층을 개재시킴으로써, 고밀도 플라즈마 산화막에 의한 스트레스가 트렌치 영역의 측벽 및 바닥에 가해지는 현상을 완화시킬 수 있다. 상기 완충층은 실리콘 질화막 또는 CVD 산화막으로 형성하는 것이 바람직하다.
본 발명에 따르면, 고밀도 플라즈마 산화막 패턴 및 열산화막 사이에 완충층을 개재시킴으로써 트렌치 영역의 측벽 및 바닥에 스트레스가 가해지는 현상을 억제시킬 수 있다. 따라서, 트렌치 영역과 인접한 활성영역에 불순물층(impurity layer), 예컨대 모스 트랜지스터의 소오스/드레인 영역을 형성할 경우, 상기 불순물층의 접합누설전류 특성을 개선시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 패드산화막 패턴(3) 및 패드질화막 패턴(5)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(1), 예컨대 실리콘 기판 상에 패드산화막 및 패드질화막을 차례로 형성한다. 상기 패드산화막은 일반적으로 열산화막으로 형성하며, 반도체기판(1) 및 패드질화막 사이의 스트레스를 완화시키는 역할을 한다. 상기 패드질화막 및 패드산화막을 연속적으로 패터닝하여 상기 반도체기판(1)의 소정영역을 노출시키는 패드산화막 패턴(3) 및 패드질화막 패턴(5)을 형성한다.
도 2는 트렌치 영역(T), 열산화막(7) 및 완충층(9)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 패드질화막 패턴(5)을 식각 마스크로하여 상기 노출된 반도체기판(1)을 식각함으로써 트렌치 영역(T)을 형성한다. 이때, 상기 트렌치 영역(T)의 측벽 및 바닥에 식각손상이 가해져 결정결함(crystalline defect)이 생성된다. 이러한 결정결함은 소자분리 특성을 저하시킨다. 상기 식각손상을 치유하기(cure) 위하여 상기 트렌치 영역(T)이 형성된 결과물을 열산화시킴으로써, 상기 트렌치 영역(T)의 측벽 및 바닥에 열산화막(7)을 형성한다. 이때, 상기 패드질화막 패턴(5)은 열산화되지 않는다. 상기 열산화막(7)은 950℃의 온도에서 건식산화법으로 약 240Å의 두께로 형성한다. 상기 열산화막(7)이 형성된 결과물 전면에 후속공정에서 형성되는 고밀도 플라즈마 산화막에 의한 스트레스를 완화시키기 위한 완충층(9)을 형성한다. 상기 완충층(9)은 20Å 내지 100Å의 두께를 갖는 실리콘 질화막 또는 20Å 내지 500Å의 두께를 갖는 CVD 산화막으로 형성하는 것이 바람직하다.
도 3은 고밀도 플라즈마 산화막 패턴(11)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 완충층(9)이 형성된 결과물 전면에 상기 완충층(9)에 의해 둘러싸여진 트렌치 영역(T)을 채우는 고밀도 플라즈마 산화막을 형성한다. 상기 고밀도 플라즈마 산화막은 증착 및 스퍼터 식각이 서로 번갈아가면서 실시되는 증착/식각/증착(dep./etch/dep.) 공정에 의해 형성된다. 이에 따라, 고밀도 플라즈마 산화막은 폭이 좁은 트렌치 영역, 예컨대 0.5㎛ 또는 그 이하의 좁은 트렌치 영역을 보이드 없이 완전히 채우는 특성이 우수하다. 그리고, 고밀도 플라즈마 산화막은 CVD 산화막에 비하여 치밀한(dense)한 막질(film quality)을 가지므로 트렌치 영역(T)의 측벽 및 바닥에 심한 스트레스를 가한다. 그러나, 상기 고밀도 플라즈마 산화막에 의한 스트레스는 상기 완충층(9)에 의해 완화되므로 트렌치 영역(T)의 측벽 및 바닥에 결정결함 등이 생성되는 현상을 방지할 수 있다. 상기 고밀도 플라즈마 산화막은 더욱 치밀한 막질을 얻기 위하여 500℃ 내지 1000℃의 온도에서 실시되는 열처리공정에 의해 응축(densification)될 수도 있다. 상기 열처리 공정은 아르곤 가스 또는 질소 가스를 분위기 가스(ambient gas)로 사용하여 실시된다. 이때에도 역시, 상기 응축된 고밀도 플라즈마 산화막에 의한 스트레스는 상기 완충층(9)에 의해 완화된다. 계속해서, 상기 패드질화막 패턴(5) 상의 완충층(9)이 노출될 때까지 상기 고밀도 플라즈마 산화막을 전면식각(etch back) 공정 또는 화학기계적연마(CMP) 공정으로 식각하여 완충층(9)에 의해 둘러싸여진 트렌치 영역(T)에 고밀도 플라즈마 산화막 패턴(11)을 형성한다. 이때, 상기 완충층(9)이 CVD 산화막으로 형성된 경우에는 패드질화막 패턴(5)이 노출된다.
도 4는 소자분리막(11a)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 노출된 완충층(9), 패드질화막 패턴(5) 및 패드산화막 패턴(3)을 차례로 제거하여 트렌치 영역(T)의 양 옆의 반도체기판(1), 즉 활성영역을 노출시킨다. 여기서, 상기 노출된 완충층(9)이 실리콘 질화막으로 형성된 경우에 상기 노출된 완충층(9) 표면에는 자연산화막 또는 옥시나이트라이드막(oxynitride layer)이 존재한다. 따라서, 상기 노출된 완충층(9)을 제거하기 전에 상기 자연산화막 또는 옥시나이트라이드막을 산화막 식각용액(oxide etchant)으로 제거한다. 상기 산화막 식각용액으로는 불산용액(hydrofluoric acid; HF) 또는 완충 산화막 식각용액(buffered oxide etchant: BOE)이 널리 사용된다. 그리고, 상기 노출된 완충층(9) 및 패드질화막 패턴(5)은 인산용액(phosphoric acid; H3PO4)으로 제거하고, 상기 패드산화막 패턴(3)은 산화막 식각용액으로 제거한다. 이때, 상기 고밀도 플라즈마 산화막 패턴(11)은 산화막 식각용액에 의하여 식각되므로 트렌치 영역(T)에 변형된 고밀도 플라즈마 산화막 패턴, 즉 소자분리막(11a)이 형성된다.
도 5는 상술한 본 발명에 따라 형성된 소자분리막과 접하는 활성영역에 불순물층, 예컨대 모스 트랜지스터의 소오스/드레인 영역을 형성한 경우에 있어서, 상기 불순물층의 접합누설전류 특성을 도시한 그래프이다. 여기서, 가로축은 접합누설전류를 나타내고, 세로축은 축적분포율(cumulative distribution rate)을 나타낸다. 그리고, 종래의 기술에 따라 형성된 소자분리막을 갖는 반도체 장치의 불순물층 특성, 즉 접합누설전류 특성 또한 본 발명의 특성과 함께 도시되었다. 접합누설전류 특성은 24000㎛2의 면적을 갖는 N형의 불순물층에 대한 누설전류를 측정한 결과이다. 종래기술 1, 종래기술 2, 및 종래기술 3은 모두 완충층을 형성하는 공정을 생략하고, 열산화막에 의해 둘러싸여진 트렌치 영역에 CVD 산화막 또는 고밀도 플라즈마 산화막을 형성한 경우를 의미한다. 좀 더 구체적으로 설명하면, 종래기술 1은 열산화막에 의해 둘러싸여진 트렌치 영역에 CVD 산화막을 형성한 후, CVD 산화막을 1050℃의 온도에서 질소 가스를 사용하여 열처리한 경우이다. 그리고, 종래기술 2는 열산화막에 의해 둘러싸여진 트렌치 영역에 고밀도 플라즈마 산화막을 형성한 후, 고밀도 플라즈마 산화막을 1000℃의 온도에서 질소 가스를 사용하여 열처리한 경우이다. 또한, 종래기술 3은 열산화막에 의해 둘러싸여진 트렌치 영역에 고밀도 플라즈마 산화막을 형성한 후, 고밀도 플라즈마 산화막을 800℃의 온도에서 질소 가스를 사용하여 열처리한 경우이다. 이에 반하여, 본 발명은 열산화막에 의해 둘러싸여진 트렌치 영역에 약 50Å의 두께를 갖는 실리콘 질화막으로 완충층을 형성하고, 상기 완충층에 의해 둘러싸여진 트렌치 영역에 고밀도 플라즈마 산화막을 형성하였다. 그리고, 상기 고밀도 플라즈마 산화막을 1000℃의 온도에서 질소 가스를 사용하여 열처리하였다.
도 5를 참조하면, 종래기술 1은 약 20%의 측정 데이터가 약 40㎀ 내지 700㎀의 불균일한 접합누설전류를 보였고, 종래기술 2는 전체의 측정 데이터가 약 40㎀ 내지 7㎁의 불균일한 접합누설전류를 보였으며, 종래기술 3은 전체의 측정 데이터가 약 0.1㎁ 내지 20㎁의 불균일한 접합누설전류를 보였다. 이에 반하여, 본 발명은 전체의 측정 데이터가 약 20㎀ 내지 40㎀의 균일한 접합누설전류를 보였다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명의 바람직한 실시예에 따르면, 고밀도 플라즈마 산화막 패턴 및 열산화막 사이에 완충층을 개재시킴으로써 트렌치 영역의 측벽 및 바닥에 스트레스가 가해지는 현상을 억제시킬 수 있다. 따라서, 트렌치 영역과 인접하는 활성영역에 불순물층(impurity layer), 예컨대 모스 트랜지스터의 소오스/드레인 영역을 형성할 경우, 상기 불순물층의 접합누설전류 특성을 개선시킬 수 있다. 결과적으로, 트랜지스터의 오프(off) 전류를 감소시키어 반도체장치의 전력소모(power consumption)를 감소시킬 수 있음은 물론, 반도체 기억소자의 메모리 셀 특성, 예컨대 DRAM 셀 또는 SRAM 셀의 데이터 유지특성(data retention characteristic)을 개선시킬 수 있다.

Claims (8)

  1. 반도체기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막 및 상기 패드산화막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 패드산화막 패턴 및 패드질화막 패턴을 형성하는 단계;
    상기 노출된 반도체기판을 식각하여 트렌치 영역을 형성하는 단계;
    상기 트렌치 영역이 형성된 결과물을 열산화시키어 상기 트렌치 영역의 측벽 및 바닥에 열산화막을 형성하는 단계;
    상기 열산화막이 형성된 결과물 전면에 완충층(buffer layer)을 형성하는 단계: 및
    상기 완충층에 의해 둘러싸인 트렌치 영역을 채우는 고밀도 플라즈마(HDP; high density plasma) 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
  2. 제1항에 있어서, 상기 고밀도 플라즈마 산화막 패턴을 형성하는 단계는
    상기 완충층이 형성된 결과물 전면에 상기 완충층에 의해 둘러싸인 트렌치 영역을 채우는 고밀도 플라즈마 산화막을 형성하는 단계; 및
    상기 패드질화막 패턴 상의 완충층이 노출될 때까지 상기 고밀도 플라즈마 산화막을 식각하여 상기 트렌치 영역 내에 고밀도 플라즈마 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
  3. 제2항에 있어서, 상기 고밀도 플라즈마 산화막을 형성하는 단계 이후에
    상기 고밀도 플라즈마 산화막을 응축시키는(densify) 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
  4. 제3항에 있어서, 상기 고밀도 플라즈마 산화막을 응축시키는 단계는 500℃ 내지 1000℃에서 아르곤 가스 또는 질소 가스를 분위기 가스로 사용하여 열처리하는 것을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
  5. 제2항에 있어서, 상기 고밀도 플라즈마 산화막을 식각하는 방법은 화학기계적연마(chemical mechanical polishing) 공정 또는 전면식각(etch back) 공정을 사용하는 것을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
  6. 제1항에 있어서, 상기 완충층은 실리콘 질화막 또는 CVD 산화막으로 형성하는 것을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
  7. 제6항에 있어서, 상기 실리콘 질화막은 20Å 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
  8. 제6항에 있어서, 상기 CVD 산화막은 20Å 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 트렌치 소자분리 방법.
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