KR100357199B1 - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 에피 실리콘의 측면성장을 방지하여 전기적 특성을 개선시키는데 적당한 반도체 소자의 제조방법에 관한 것으로, 반도체 기판상에 패드 산화막, 질화막을 증착하는 단계; 감광막 패턴을 마스크로 이용하여 상기 질화막을 선택적으로 식각하는 단계; 상기 질화막을 마스크로 이용하여 상기 패드 산화막 및 반도체 기판의 일정 깊이를 식각하여 트렌치를 형성하는 단계; 상기 트렌치 측벽에 측면 산화막을 형성하는 단계; 상기 질화막 상부 및 트렌치 측벽 전면에 라이너 산화막을 증착하는 단계; 상기 질화막보다 높은 높이를 갖도록 트렌치 내부에 갭필 산화막을 형성하는 단계; 상기 질화막이 드러날 때까지 상기 갭필 산화막을 연마하여 소자 격리층을 형성하는 단계; 상기 질화막을 제거하는 단계; 상기 패드 산화막을 이온주입 스크린산화막으로 이용하여 상기 패드 산화막 하부에 이온주입 영역을 형성하는 단계; 상기 패드 산화막이 제거된 상기 이온주입 영역상에 에피 실리콘을 성장시켜 에피 채널을 형성하는 단계; 소자 격리층을 식각하여 높이를 낮추고 상기 에피 채널상에 게이트 산화막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 에피 실리콘의 측면성장을 방지하여 전기적 특성을 개선시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.

이하, 첨부도면을 참조하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.

도 1a 내지 도 1b는 종래의 반도체 소자의 제조방법을 나타낸 공정 단면도이다.

도 1a에 도시한 바와 같이, 반도체 기판(1)상에 산화막(도시하지 않음)을 성장시킨 후, 질화막(도시하지 않음)을 증착한다.

그리고, 상기 질화막(도시하지 않음)상에 감광막 패턴을 형성하여 엑티브 영역과 필드 영역을 구분하고 상기 질화막(도시하지 않음)을 선택적으로 식각한다.

이어, 감광막 패턴을 제거한 후, 상기 질화막을 마스크로 이용하여 상기 산화막 및 상기 반도체 기판(1)을 일정 깊이로 식각하여 트렌치를 형성한다.

이후, 상기 트렌치내에 필드 산화막(2)을 채운 후, 화학적 기계적 연마를 진행하여 표면에 질화막이 드러날 때까지 연마한 후 드러난 질화막을 제거한다.

그리고, 상기 필드 산화막(2)과 엑티브 영역의 높이를 일치시키기 위해 상기 필드 산화막(2)을 습식 식각한다.

도 1b에 도시한 바와 같이, 엑티브 영역에 SEG(Selective Epitaxial Growth) 공정으로 에피 실리콘을 성장시켜 에피 채널(3)을 형성한다.

상기와 같은 종래의 반도체 소자의 에피 채널 형성방법은 질화막 제거 공정 이후에 실시되는 습식식각하는 과정에서 필드 산화막(2)을 등방성 식각하여 상기 필드 산화막(2)의 에지부분(가)이 엑티브 영역보다 낮아지는 모오트(moat) 현상이 발생하게 된다.

즉, 에피 채널(3)을 형성하기 위해 에피 채널(3)을 성장하는 과정에서 필드 산화막(2)의 에지부분(가)에서도 에피 실리콘이 성장하게 된다.

그러나, 상기와 같은 종래의 반도체 소자의 제조방법은 다음과 같은 문제점이 있다.

필드 산화막의 에지부분의 모오트에 형성된 에피 실리콘은 게이트 산화막 형성과정에서 산화막을 얇게 형성하고, 워드라인 형성 공정에서 폴리실콘 식각시 폴리실리콘을 남게 하여 소자의 단락을 유발시킬 수 있다.

또한, 측면으로 성장한 에피 실리콘 부근에서의 전기장 집중에 의한 소자의 전기적 특성 열화를 초래할 수 있다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 에피 실리콘을 필드 산화막 식각 공전이전에 형성함으로써 에피 실리콘의 측면성장을 방지시키는데 적당한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1b는 종래 반도체 소자의 제조방법을 나타낸 공정 단면도

도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도

도면의 주요 부분에 대한 부호의 설명

21 : 패드 산화막 22 : 질화막

23 : 측면 산화막 24 : 라이너 산화막

25 : 갭필 산화막 25a : 소자 격리층

26 : 이온주입 영역 27 : 에피 채널

28 : 게이트 산화막

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판상에 패드 산화막, 질화막을 증착하는 단계; 감광막 패턴을 마스크로 이용하여 상기 질화막을 선택적으로 식각하는 단계; 상기 질화막을 마스크로 이용하여 상기 패드 산화막 및 반도체 기판의 일정 깊이를 식각하여 트렌치를 형성하는 단계; 상기 트렌치 측벽에 측면 산화막을 형성하는 단계; 상기 질화막 상부 및 트렌치 측벽 전면에 라이너 산화막을 증착하는 단계; 상기 질화막보다 높은 높이를 갖도록 트렌치 내부에 갭필 산화막을 형성하는 단계; 상기 질화막이 드러날 때까지 상기 갭필 산화막을 연마하여 소자 격리층을 형성하는 단계; 상기 질화막을 제거하는 단계; 상기 패드 산화막을 이온주입 스크린산화막으로 이용하여 상기 패드 산화막 하부에 이온주입 영역을 형성하는 단계; 상기 패드 산화막이 제거된 상기 이온주입 영역상에 에피 실리콘을 성장시켜 에피 채널을 형성하는 단계; 소자 격리층을 식각하여 높이를 낮추고 상기 에피 채널상에 게이트 산화막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 설명하면 다음과 같다.

도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 공정 단면도이다.

도 2a에 도시한 바와 같이, 반도체 기판상에 패드 산화막(21)을 성장시킨 후, 질화막(22)을 증착한다.

여기서, 상기 패드 산화막(21) 및 질화막(22)은 각각 50∼200Å, 1000∼3000Å 사이의 두께로 형성한다.

그리고, 상기 질화막(22)상에 감광막 패턴을 형성하여 엑티브 영역과 필드 영역을 구분하고 상기 질화막(22)을 선택적으로 식각한다.

이어, 감광막 패턴을 제거한 후, 상기 질화막(22)을 마스크로 이용하여 상기 패드 산화막(21) 및 상기 반도체 기판을 식각하여 트렌치를 형성한다.

여기서, 상기 트렌치를 형성하기 위해 상기 반도체 기판은 1500∼4000Å의 깊이로 식각한다.

이후, 상기 트렌치 측벽을 열산화시켜 50∼200Å 사이의 두께로 측면산화막(23)을 형성하고, 상기 질화막(22) 및 트렌치 측벽 전면에 화학 기상증착 방법을 이용하여 50∼200Å 사이의 두께로 라이너 산화막(24)을 증착한다.

여기서, 상기 측면 산화막(23)은 건식 또는 습식 산화방식을 사용하여 형성한다.

어닐링 공정을 실시한 후, 상기 트렌치내에 고밀도 플라즈마 화학 기상증착법을 이용하여 상기 질화막(22)보다 3000∼5000Å 높은 높이를 갖도록 절연물을 채워 갭필 산화막(25)을 형성한다.

도 2b에 도시한 바와 같이, 상기 갭필 산화막(25)은 화학적 기계적 연마법을 이용하여 상기 질화막(22)이 드러날 때까지 연마하여 소자 격리층(25a)으로 형성한다.

이후, 표면이 드러난 상기 질화막(22)은 인산용액을 이용하여 습식 식각하여 제거한다.

또한, 엑티브 영역에 남아있는 패드 산화막(21)을 이온주입 스크린 산화막으로 이용하여 에피 채널을 효과적으로 이용할 수 있도록 SSR(Super Steep Retrograde) 이온주입을 실시하여 이온주입 영역(26)을 형성한다.

도 2c에 도시한 바와 같이, 상기 패드 산화막(21)을 산화물 식각 용액을 이용한 세공 공정으로 제거한 후, H2 베이크 공정을 진행하고, SEG 공정을 실시하여 에피 실리콘을 100∼200Å의 두께로 성장시켜 에피 채널(27)을 형성한다.

여기서, 상기 SEG 공정은 저압 화학기상증착법(Low Pressure CVD : LPCVD) 또는 UHVCVD(Ultra High Vacuum CVD)를 이용한다.

또한, LPCVD 공정은 SiH₂Cl₂또는 HCl 가스를 이용하여 800∼900℃의 온도에서 1∼5분간 진행하고, UHVCVD 공정은 400∼800℃의 온도에서 진행한다.

이후, 소자 격리층(25a)의 높이를 낮추기 위해 산화물 식각 용액으로 식각 공정을 실시한 후, 게이트 산화막(28)을 형성한다.

상기와 같은 본 발명에 따른 반도체 소자의 제조방법은 다음과 같은 효과가 있다.

즉, 에피 실리콘을 필드 산화막 식각 공전이전에 형성함으로써 필드 산화막 에지부분에 모오트가 형성되는 것을 방지할 수 있다.

이는, 에피 실리콘의 측면성장을 방지하여 에피 실리콘 에지부근에서의 전기장 집중에 의한 소자의 전기적 특성 열화를 개선할 수 있는 효과가 있다.

Claims (4)

1. 반도체 기판상에 패드 산화막, 질화막을 증착하는 단계;

   감광막 패턴을 마스크로 이용하여 상기 질화막을 선택적으로 식각하는 단계;

   상기 질화막을 마스크로 이용하여 상기 패드 산화막 및 반도체 기판의 일정 깊이를 식각하여 트렌치를 형성하는 단계;

   상기 트렌치 측벽에 측면 산화막을 형성하는 단계;

   상기 질화막 상부 및 트렌치 측벽 전면에 라이너 산화막을 증착하는 단계;

   상기 질화막보다 높은 높이를 갖도록 트렌치 내부에 갭필 산화막을 형성하는 단계;

   상기 질화막이 드러날 때까지 상기 갭필 산화막을 연마하여 소자 격리층을 형성하는 단계;

   상기 질화막을 제거하는 단계;

   상기 패드 산화막을 이온주입 스크린산화막으로 이용하여 상기 패드 산화막 하부에 이온주입 영역을 형성하는 단계;

   상기 패드 산화막이 제거된 상기 이온주입 영역상에 에피 실리콘을 성장시켜 에피 채널을 형성하는 단계;

   소자 격리층을 식각하여 높이를 낮추고 상기 에피 채널상에 게이트 산화막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
2. 제 1 항에 있어서, 상기 갭필 산화막은 고밀도 플라즈마 화학기상증착법을 이용하여 상기 질화막의 높이보다 3000∼5000Å 높게 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
3. 제 1 항에 있어서, 상기 에피 채널을 100∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
4. 제 1 항에 있어서, 상기 측면 산화막은 건식 또는 습식 산화방식을 이용하여 50∼200Å의 두께의 열산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.