KR20020002726A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

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Abstract

반도체 기판상에 패드 산화막 및 패드 나이트라이드 막을 순차적으로 증착하는 단계;상기 패드 나이트라이드 막, 상기 패드 산화막 및 상기 반도체 기판의 일부를 제거하여 트렌치를 형성하는 단계; 상기 트렌치의 저면 및 측벽에 실리콘 에피텍셜층을 형성하는 단계;산화 공정을 실시하는 단계; 상기 트렌치를 절연물로 채운 다음 상기 패드 나이트라이드 막을 정지층으로 하여 화학적 기계적 연마공정을 실시하는 단계; 상기 패드 나이트라이드 막과 상기 스페이서를 제거하여 소자 분리막을 형성하는 단계를 포함하여 이루어 진다.

Description

반도체 소자의 소자 분리막 형성 방법{Method of forming an isolation layer in a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 얕은 트렌치 소자 분리막 구조(Shallow trench isolation structure)를 갖는 반도체 소자의 제조 방법에 관한 것이다.
종래의 반도체 장치는 기판과 액티브 영역이라 일컬어 지는 다양한 전기적 분리 영역을 포함하는데, 그 내부에 각각의 회로 구성 요소가 형성되어 있다. 이들액티브 영역의 전기적 분리는 전형적으로 단결정 실리콘 또는 그 상부에 형성된 에피텍셜 층과 같은 반도체 기판의 열적 산화에 의해 액티브 영역을 경계지으므로써 이루어졌다.
분리막 구조의 한 형태로 트렌치 구조가 알려졌는데, 이는 얕은 트렌치를 기판에 형성하고 얇은 산화 선(Liner)을 트렌치 벽에 열적으로 산화시키는 기술이다. 트렌치는 두꺼운 절연 물질로 채워진다. 결과 구조는 얕은 트렌치 소자 분리(Shallow Trench Isolation; STI)구조로 불리워 진다. 일반적으로 액티브 영역은 불순물 주입에 의해 기판내에 형성되며 채널 영역에 의해 분리되는 소스/드래인 영역을 포함하는데 채널 영역 상부에 게이트 산화막 및 게이트 전극이 형성된다. 게이트 전극은 트랜지스터의 턴온 및 턴오프를 제어한다. 게이트 산화막의 질 및 두께는 최종 장치의 성능을 좌우한다. 기판에 이온을 주입한 다음 면 저항을 감소시키기 위해 티타늄 실리사이드가 게이트 및 소스/드래인 영역상에 형성된다.
트렌치 형성의 통상적인 방법은 기판상에 패드 산화막을 성장시키는 단계와 그 상부에 나이트라이드 막을 증착하는 단계를 포함한다. 그 다음 포토레지스트 마스크가 트렌치 영역을 확정하기 위해 적용된다. 나이트라이드 막의 노출 부분이 에치되고 이어서 패드 산화막의 노출부분이 에치된다. 이 에칭 공정은 얕은 트렌치가 기판에 형성될 때 까지 계속된다. 트렌치의 에칭이 완료되면 포토레지스트가 제거된다.
트렌치의 저면 및 측벽에 산화선(Linear)을 형성하기 위해 산화공정을 실시한다. 트렌치는 실리콘 다이옥사이드와 같은 절연 물질로 채워진다. 표면은 화학적기계적 연마(CMP)공정에 의해 평탄화 된다. 이어서 나이트라이드 막 및 패드 옥사이드 막이 제거 되어 소자 분리막이 형성된다. 이러한 기술은 실리콘 기판을 물리적으로 제거하는 기술이므로 실리콘 격자 내부와 표면에 많은 결함을 발생시키는 것으로 알려져 있다. 지금까지는 이러한 결함을 제거하기 위해 트렌치의 저면 및 측벽을 산화기킨 후 세정(cleaning)공정에 의해 제거한 다음 다시 산화시켜 표면 결함을 제거하였다. 그러나 이러한 산화공정에 의해 실리콘 기판의 액티브 영역의 소실을 초래 할 뿐만 아니라 식각된 실리콘 기판과 생성된 산화물 사이의 계면에서 실리콘(Si)과 산소(O)원자 간의 결합 거리차에 의해 스트레스가 발생한다. 이러한 스트레스로 인해 정션 누설(junction leakage)등이 발생하여 리프레쉬(refresh)특성이 저하된다.
따라서 본 발명은 상술한 단점을 해소할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공 하는 데 그 목적이 있다.
본 발명의 다른 목적은 트렌치의 저면 및 측벽에 에피텍셜 성장법에 의해 실리콘층을 형성하므로써 상술한 단점을 해소할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제공하는데 있다.
도 1a 내지 도 1c 는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
10: 기판 20: 패드 산화막
30: 패드 나이트라이드 막 40: 트렌치
50: 에피텍셜층 60: 실리콘 산화막
70:절연물
본 발명에 따른 반도체 소자의 소자 분리막 형성 방법은반도체 기판상에 패드 산화막 및 패드 나이트라이드 막을 순차적으로 증착하는 단계; 상기 패드 나이트라이드 막, 상기 패드 산화막 및 상기 반도체 기판의 일부를 제거하여 트렌치를 형성하는 단계; 상기 트렌치의 저면 및 측벽에 실리콘 에피텍셜층을 형성하는 단계; 산화 공정을 실시하는 단계; 상기 트렌치를 절연물로 채운 다음 상기 패드 나이트라이드 막을 정지층으로 하여 화학적 기계적 연마공정을 실시하는 단계; 상기 패드 나이트라이드 막과 상기 스페이서를 제거하여 소자 분리막을 형성하는 단계를 포함하여 이루어 진다.
상기 트렌치에 채워지는 절연물은 HDP 산화막 및 TEOS 중 어느 하나이며 상기 실리콘 에피텍셜 층은 화학 기상 증착법에 의해 형성된다.
상기 상기 실리콘 에피텍셜 층은 사일렌 가스 또는 디사일렌 가스를 이용하여 형성되며 10 내지 50Å의 두께 또는 100 내지 200Å의 두께로 형성된다..
상기 산화 공정은 800 내지 1100℃의 온도에서 실시되며 상기 실리콘 에피텍셜 층은 상기 반도체 기판과 동일한 결정구조를 갖는다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1c 는 본 발명에 따른 반도체 소자의 소자 분리막 형성 방법을을 설명하기 위한 단면도이다.
도 1a와 관련하여,반도체기판(10)상에 패드 산화막(20) 및 패드 나이트라이드 막(30)이 순차적으로 증착된다. 패드 나이트라이드 막(30)상부에 포토레지스트트 패턴(도시안됨)을 형성하여 상기 패드 나이트라이드 막(30)의 일부가 노출되도록 한다. 포토레지스트 패턴을 마스크로하여 노출된 패드 나이트라이드 막(30) 및패드 산화막(20)을 제거하면서 반도체기판(10)을 소정의 깊이로 제거하여 트렌치(40)를 형성한다.
도 1b 와 관련하여, 포토레지스트 패턴을 제거하고 사일렌 가스의 열분해 화학 기상 증착(chemical vapor deposition)법을 이용하여 트렌치의 저면 및 측벽에 실리콘 베어 웨이퍼와 동일한 결정 구조와 언 도프(un-doped)특성을 갖는 실리콘 에피텍셜층(50)을 형성한다. 실리콘 에피텍셜층(50)의 형성시 사일렌 가스(SiH4) 또는 디사일렌 가스(Si2H6)등이 사용되며 형성 온도는 800 내지 1000℃가 바람직하다. 또한 실리콘 에피텍셜 층의 두께는 10 내지 50Å 또는 100 내지 200Å이 바람직하다.
도 1c 와 관련하여, 실리콘 에피텍셜층(50)을 열 공정에 의해 산화시켜 버퍼막인 실리콘 산화막(60)을 형성한다. 이때 산화 온도를 조절하여 실리콘 내부의 스트레스와 트렌치 형성시 발생한 반도체 기판 내부의 스트레스를 제거한다. 산화 온도는 예를 들어 800 내지 1100℃가 바람직하다. 이후, 트렌치(40) 를 산화막과 같은 절연물(70)로 채운 다음 패드 나이트라이드 막(30)을 정지층(Stopping layer)으로 하여 화학적 기계적 연마공정(CMP)을 실시한다. 상기 트렌치에 채워지는 절연물(70)은 HDP 산화막 및 TEOS 중 어느 하나이다.
상술한 바와 같이 본 발명에 의하면 얕은 접합 소자 분리막을 체용한 소자의 정션 누설 특성을 개선하여 소자의 리프레쉬 특성을 향상시킬 수 있으며 특렌치 특벽 희생 산화 공정과 트렌치 측벽 산화 공정을 단일화할 수 있다. 또한, 트렌치 측벽에 실리콘 에피텍셜 층을 수십Å형성하므로써 애티브 영역의 손실을 최소화 할 수 있다.

Claims (8)

  1. 반도체 기판상에 패드 산화막 및 패드 나이트라이드 막을 순차적으로 증착하는 단계;
    상기 패드 나이트라이드 막, 상기 패드 산화막 및 상기 반도체 기판의 일부를 제거하여 트렌치를 형성하는 단계;
    상기 트렌치의 저면 및 측벽에 실리콘 에피텍셜층을 형성하는 단계;
    산화 공정을 실시하는 단계;
    상기 트렌치를 절연물로 채운 다음 상기 패드 나이트라이드 막을 정지층으로 하여 화학적 기계적 연마공정을 실시하는 단계;
    상기 패드 나이트라이드 막과 상기 스페이서를 제거하여 소자 분리막을 형성하는 단계를 포함하여 이루어 진 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 트렌치에 채워지는 절연물은 HDP 산화막 및 TEOS 중 어느 하나 인 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 실리콘 에피텍셜 층은 화학 기상 증착법에 의해 형성되는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 상기 실리콘 에피텍셜 층은 사일렌 가스 또는 디사일렌 가스를 이용하여 형성되는 반도체 소자의 소자분리막 형성방법.
  5. 제 1항에 있어서,
    상기 실리콘 에피텍셜 층은 10 내지 50Å의 두께로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 1항에 있어서,
    상기 실리콘 에피텍셜 층은 100 내지 200Å의 두께로 형성되는 반도체 소자의 소자 분리막 형성 방법.
  7. 제 1항에 있어서,
    상기 산화 공정은 800 내지 1100℃의 온도에서 실시되는 반도체 소자의 소자 분리막 형성 방법.
  8. 제 1항에 있어서,
    상기 실리콘 에피텍셜 층은 상기 반도체 기판과 동일한 결정구조를 갖는 반도체 소자의 소자 분리막 형성 방법.
KR1020000037012A 2000-06-30 2000-06-30 반도체 소자의 소자 분리막 형성 방법 KR20020002726A (ko)

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KR100895810B1 (ko) * 2006-07-31 2009-05-08 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

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KR100895810B1 (ko) * 2006-07-31 2009-05-08 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

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