KR100468681B1 - 트랜치소자분리방법 - Google Patents

Abstract

트랜치 영역 내부에 홈이 형성되는 것을 방지할 수 있는 트랜치 소자분리 방법이 개시된다. 이 방법은 반도체 기판의 소정영역에 마스크 막을 형성하고 활성영역을 정의하는 패턴을 형성하는 단계와, 상기 패턴이 형성된 마스크 막을 이용하여 상기 반도체 기판을 소정의 깊이만큼 식각함으로써 트랜치 영역을 형성하는 단계와, 상기 반도체 기판에 응력이 가해지는 것을 방지하기 위하여 상기 트랜치 영역 내부에 산화막을 형성하고 순차적으로 패드질화막을 형성하는 단계와, 상기 산화막과 상기 질화막이 형성된 상기 트랜치 내부를 소정의 절연물질로 채우는 단계와, 상기 트랜치 내부가 상기 절연물질로 채워진 반도체 기판에 화학기계적 연마공정을 진행하여 상기 마스크 막의 상부에 형성된 절연막을 제거하고 순차적으로 상기 마스크 막을 제거하는 단계와, 상기 마스크 막을 제거하는 동안 상기 트랜치 내벽에 형성된 상기 패드질화막의 일부분이 식각되어 나타나는 홈을 메꾸는 단계를 구비한다.

Description

트랜치 소자분리 방법{Method for isolating the devices by trench}

본 발명은 반도체 소자의 트랜치 소자분리 방법에 관한 것으로서, 구체적으로는 트랜치 내부에 홈이 형성되는 것을 방지할 수 있는 트랜치 소자분리 방법에 관한 것이다.

소자분리 영역의 형성은 모든 제조공정 단계에 있어서 초기단계의 공정으로서, 활성 영역의 크기 및 후속 공정 단계의 공정마진(margin)을 좌우하는 중요한 기술이다. 최근 반도체 소자의 집적도가 크게 증가함에 따라 소자 분리영역 또한 축소되어 64M DRAM급에서는 0.45미크론(micron) 기술이, 256M DRAM급에서는 0.25미크론 기술이 요구되고 있다.

이러한 소자분리(isolation) 기술로는 크게 선택적 산화에 의한 소자분리 방법(이하 LOCOS 방법이라 함)과 트렌치를 이용한 소자분리 방법이 있다. LOCOS 방법은 측면산화에 의한 버즈비크(Bird's beak) 현상, 열공정으로 유발되는 버퍼층 응력에 의한 기판실리콘의 결정결함 및 채널저지를 위해 이온주입된 불순물의 재분포등의 문제로 반도체장치의 전기적 특성 및 고집적화 추세에 장애가 되는 난점을 가진다. 이러한 LOCOS 방법의 문제들 특히, 소자간의 간격이 좁아짐에 따라 발생하는 문제를 해결하기 위하여 좁은 면적으로도 소자분리가 가능한 트렌치를 이용한 소자분리방법(이하 '트렌치 소자분리 방법'이라 한다)이 제안되었다.

도 1a와 도 1b를 참조하여 종래기술에 의한 트랜치 소자분리 방법을 설명하면 다음과 같다.

도 1a에 도시된 바와 같이, 반도체 기판(10)위에 통상적인 패드산화막(13)을 형성하고 패드산화막(13)위에 마스크막(14)을 형성시키는데, 마스크막(14)으로는 질화막이 주로 이용된다. 이 마스크막(14)위에 사진공정을 이용하여 활성영역을 정의하는 패턴을 형성한 후, 이방성 건식식각에 의해 패드산화막(13)과 반도체 기판(10)을 식각함으로써 트랜치(12)를 형성한다.

이와 같이 이방성 건식식각에 의해 트랜치(12)를 형성하면 반도체 기판(10)이 손상을 입게 된다. 이를 치료하기 위하여, 도 1b에 도시한 바와 같이, 트랜치내에 산화막(15)을 형성하는 것이 통상적이다. 이 산화막(15)은 열산화막이 바람직하며, 그 두께는 트랜치의 깊이에 좌우되나 대략 200Å-250Å 정도이다.

트랜치 내부에 산화막(15)을 형성한 후, 트랜치를 소정의 절연물질(18)로 채우게 되는데, 이러한 절연물질(18)은 습식식각률(wet etch rate)이 높기 때문에 후속 공정에서 열처리 공정을 거치게 된다. 그런데, 이 절연물질(18)은 반도체 기판(10)과 본질적으로 열팽창 계수가 다르기 때문에 열처리 공정중에 반도체 기판(10)과 상이하게 부피가 팽창하고 수축한다. 이로 인하여 반도체 기판(10)쪽으로 응력이 가해지므로써 반도체 기판(10)에 결정결함이나 전위(dislocation)를 유발시키고, 이러한 결정결함이나 전위는 전류를 누설시키는 원인이 된다. 따라서, 상기 산화막(15)만으로는 절연물질(18)의 열처리시 반도체 기판(10)이 받는 응력을 줄이기에는 부족하여, 상기 산화막(15) 위에 다시 패드질화막(16)을 형성한다(도 1b 참조). 이 패드질화막(16)은 LPCVD법에 의하며, 그 두께는 50Å-500Å이 바람직하다.

트랜치에 상기 산화막(15)과 상기 패드질화막(16)을 형성한 후, 트랜치 내부를 절연물질(18)로 채운다. 절연물질(18)로는 단차도포성(step coverage)이 우수한 USG(undoped silicate glass)나 TEOS(tetra-ethyl-orthosilicate)가 바람직하며 절연물질(18)의 두께는 트랜치의 깊이에 따라 다르다.

상기 절연물질(18)이 형성되어 있는 반도체 기판(10)의 전면에 화학기계적 연마(chemical mechanical polishing, 이하 CMP라 함)공정을 진행하여 도 1a의 마스크 막(14)을 연마 저지층(polishing stopper)으로 활용하여 마스크 막(14)의 상부까지 연마하고, 순차적으로 상기 마스크 막(14)을 제거하면, 활성 영역과 비활성 영역을 구분하는 트랜치 소자분리 공정은 완료한다.

이와 같이 트랜치(12)에 절연물질(18)을 충전하기 전에 트랜치(12) 내벽에 열산화막(15)과 패드질화막(16)을 형성하는 종래의 트랜치 소자분리 방법은, 도1b에 도시된 바와 같이, 질화막으로 이루어진 마스크막(14)을 인산으로 제거하는 동안 패드질화막(16)의 일부분도 함께 식각되어 트랜치(12) 영역 내부에 바람직하지 못하게도 홈(19)이 형성되므로써, 후속공정을 진행하게 되면 게이트 형성시 게이트 폴리 레지듀(gate poly residue)가 발생하며 이에 따라 소자분리 능력을 감소시키는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 트랜치에 절연물질을 충전하기 전에 트랜치 내벽에 열산화막과 패드질화막을 형성하는 트랜치 소자분리 방법에 있어서, 질화막으로 이루어진 마스크막을 인산으로 제거하는 동안 패드질화막의 일부분이 식각되어 나타나는 홈을 메꿈으로써, 트랜치 영역 내부에 홈이 형성되는 것을 방지하여 게이트 형성시 게이트 폴리 레지듀 생성에 따른 소자분리 능력의 감소를 막을 수 있는 트랜치 소자분리 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 트랜치 소자분리 방법은, 반도체 기판의 소정영역에 마스크 막을 형성하고 활성영역을 정의하는 패턴을 형성하는 단계와, 상기 패턴이 형성된 마스크 막을 이용하여 상기 반도체 기판을 소정의 깊이만큼 식각함으로써 트랜치 영역을 형성하는 단계와, 상기 반도체 기판에 응력이 가해지는 것을 방지하기 위하여 상기 트랜치 영역 내부에 산화막을 형성하고 순차적으로 패드질화막을 형성하는 단계와, 상기 산화막과 상기 질화막이 형성된 상기 트랜치 내부를 소정의 절연물질로 채우는 단계와, 상기 트랜치 내부가 상기 절연물질로 채워진 반도체 기판에 화학기계적 연마공정을 진행하여 상기 마스크 막의 상부에 형성된 절연막을 제거하고 순차적으로 상기 마스크 막을 제거하는 단계와, 상기 마스크 막을 제거하는 동안 상기 트랜치 내벽에 형성된 상기 패드질화막의 일부분이 식각되어 나타나는 홈을 메꾸는 단계를 구비한다.

상기 홈을 메꾸는 단계는 상기 마스크 막을 제거하는 동안 상기 트랜치 내벽에 형성된 상기 패드질화막의 일부분이 식각되어 상기 트랜치 상부 벽에 나타나는 상기 산화막을 제거하여 상기 반도체 기판이 노출되도록 하는 단계와, 상기 노출된 반도체 기판에 에피층을 형성하는 단계를 구비한다.

또는, 상기 홈을 메꾸는 단계는 상기 홈을 메꾸기 위한 충전막을 형성하는 단계와, 활성 영역에 형성된 상기 충전막을 제거하는 단계를 구비하는 것을 특징으로 한다.

도 2 및 도3과 도4에 도시한 본 발명에 따른 트랜치 소자분리 방법은, 도 1b에 도시한 바와 같이 바람직하지 못하게도 홈(19)이 형성된 종래의 공정에 홈(19)을 메꾸는 단계를 더 구비하는데, 이하에서 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다.

제1 실시예

제1 실시예에 있어서, 활성영역을 정의하는 패턴이 형성된 마스크막(14)을 이용하여 트랜치(12)를 형성하고 트랜치(12) 내부를 절연물질(18)로 채운 뒤, 마스크막(14)을 제거하는 것은 도 1a 및 도1b에 도시된 종래의 트랜치 소자분리 공정과 동일 또는 유사하므로 이에 대한 설명은 생략하고 마스크막(14)을 제거한 후의 단계들에 대해서 도 2를 참조하여 이하에서 설명한다.

도 1b에 도시한 바와 같이 질화막으로 이루어진 마스크막(14)을 인산으로 제거하는 동안 바람직하지 못하게도 패드질화막(16)의 일부분도 함께 식각되어 패드질화막(16)으로 덮혀 있던 트랜치 상부 벽의 산화막(15)이 노출된다.

먼저 이 노출된 산화막(15)을 통상의 습식식각에 의해 제거하여 반도체 기판(10)이 노출되도록 하고, 이 노출된 반도체 기판(10)에 선택적 에피택셜 성장(selective epitaxial growth, 이하 SEG라 함)층(22)을 형성한다. SEG층을 형성하는 물질로 반도체 기판(10)에서만 성장하는 물질을 선택하게 되면, 노출된 반도체 기판(10)에서 SEG층(22)이 성장될 때 기판(10)의 위쪽으로는 물론 기판(10)의 옆쪽으로도 성장하여 패드질화막(16)이 제거되면서 생긴 홈(19)(도 1b 참조)을 메꾸게 된다. 도 2의 산화막(15)과 패드질화막(16)의 두께 및 패드질화막(16)이 제거되면서 생긴 홈(19)의 깊이에 따라 SEG층의 두께가 달라질 수 있으나 그 두께는 600Å-1500Å이 바람직하다.

노출된 반도체 기판에서만 성장하는 물질로 바람직하지 못하게 생긴 홈(19)(도 1b 참조)을 채우게 되면, 마스크 막(14)이 제거되면서 생기는 홈(19)에 의해 소자분리 능력이 감소하는 부담없이, 트랜치의 측벽으로 전달되는 응력차단효과가 큰 패드질화막(16)을 원하는 두께만큼 형성시킬 수 있으며, 후속의 게이트 공정에시 폴리실리콘 찌꺼기가 남게 되는 것을 방지하는 장점이 있다.

제2 실시예

제2 실시예도 제1 실시예와 마찬가지로, 활성영역을 정의하는 패턴이 형성된 마스크막(14)을 이용하여 트랜치(12)를 형성하고 트랜치(12) 내부를 절연물질(18)로 채운 뒤, 마스크막(14)을 제거하는 것은 도 1a 및 도 1b에 도시된 종래의 트랜치 소자분리 공정과 동일 또는 유사하므로 이에 대한 설명은 생략하고 마스크막(14)을 제거한 후의 단계들에 대해서 도 3 및 도4를 참조하여 이하에서 설명한다.

이미 설명한 바와 같이, 트랜치를 절연물질(18)로 채운 후, 질화막으로 이루어진 마스크막(14)을 인산으로 제거하는 동안 바람직하지 못하게도 패드질화막(16)의 일부분도 함께 식각되어 트랜치 영역 내부에 홈(19)이 형성된다(도 1b 참조).

이 홈(19)을 메꾸기 위해, 도 3에 도시된 바와 같이 통상적인 화학기상증착법(chemical vapor deposition)에 의해, 산화막이나 질화막과 같은 적당한 물질로 충전물질층(32)을 형성한다. 이 충전물질층(32)은 반도체 기판(10) 전면(全面)에 형성되므로, 절연물질(18)로 채워진 트랜치 영역뿐만 아니라 활성 영역까지도 충전물질층(32)이 형성된다. 이 활성영역을 덮고 있는 충전물질층(32)은, 후속공정의 진행을 위하여 제거할 필요가 있는데, 통상적인 건식식각법에 의해 제거한다. 이 때, 충전물질층(32)의 제거는 활성영역뿐만 아니라 반도체 기판(10) 전면(全面)에 걸쳐 행해지므로, 도 4에 도시된 바와 같이 종래의 트랜치 소자분리 방법에 의해 바람직하지 못하게도 나타나는 홈(19)(도 1b 참조)을 충전막(32a)(도 4 참조)으로 매립하는 것뿐만 아니라, 활성 영역과 비활성 영역의 단차를 줄일 수 있다는 장점이 있다.

이상 실시예들을 들어 본 발명에 대해 설명하였으나, 본발명은 상술한 실시예들에 한정되는 것은 아니며, 본 발명의 기술사상 및 범위내에서 각종 변경 및 개량이 가능하다.

이상에서 살펴본 바와 같이 본 발명에 따른 트랜치 소자분리 방법은, 트랜치 내부에 홈이 형성되는 것을 방지하여 게이트 형성시 게이트 폴리 레지듀 생성에 따른 소자분리 능력의 감소를 막을 수 있기 때문에, 반도체 소자의 고집적화에 따른 소자분리 영역의 축소가 가능하며 신뢰성 있는 반도체 소자의 제조가 가능하다.

도 1a와 도 1b는 종래기술에 의한 트랜치 소자분리 방법을 나타내는 단면도들이다.

도 2는 본 발명의 트랜치 소자분리 방법에 따른 제1 실시예를 나타내는 단면도이다.

도 3과 도 4는 본 발명의 트랜치 소자분리 방법에 따른 제2 실시예를 나타내는 단면도이다.

<도면의 주요부분에 대한 부호의 설명>

10:기판 12:트랜치

13:패드산화막 14:마스크막

15:산화막 16:패드질화막

18:절연물질 19:홈

22:에피층 32:충전막

Claims (12)

1. 활성영역을 정의하는 마스크 패턴을 이용하여 반도체 기판상에 트랜치를 형성하는 단계;

   상기 트랜치 측벽에 산화막과 패드질화막을 순차적으로 적층하고 상기 트랜치 내부를 절연물질로 매립한 후, 상기 트랜치 매립용 절연막을 평탄화하여 상기 트랜치 영역내에 트랜치 매립층을 형성하는 단계;

   상기 트랜치 형성시 활성영역을 정의하는 상기 마스크 패턴을 제거하는 단계; 및

   상기 마스크 패턴을 제거하는 동안 상기 트랜치 내벽에 형성된 상기 패드질화막의 일부분이 식각되어 나타나는 홈을 상기 트랜치 상부 벽에 나타나는 상기 산화막을 제거하여 상기 반도체 기판을 노출시킨다음 메꾸는 단계를 구비하는 트랜치 소자분리 방법.
2. 제1항에 있어서, 상기 홈은 상기 노출된 반도체 기판에 SEG층을 형성하는 단계를 구비하는 트랜치 소자분리 방법.
3. 제2항에 있어서,

   상기 마스크 막을 제거하는 동안 상기 트랜치 내벽에 형성된 상기 패드질화막의 일부분이 식각되어 상기 트랜치 상부 벽에 나타나는 상기 산화막의 제거는 습식식각에 의하는 것을 특징으로 하는 트랜치 소자분리 방법.
4. 제2항에 있어서,

   상기 SEG층은 상기 반도체 기판에서만 성장하는 것을 특징으로 하는 트랜치 소자분리 방법.
5. 제1항에 있어서,

   상기 홈을 메꾸는 단계는 상기 홈을 메꾸기 위한 충전물질층을 형성하는 단계; 및

   활성 영역에 형성된 상기 충전물질층을 제거하는 단계를 구비하는 것을 특징으로 하는 트랜치 소자분리 방법.
6. 제5항에 있어서,

   상기 충전물질층은 산화막으로 이루어진 것을 특징으로 하는 트랜치 소자분리 방법.
7. 제5항에 있어서,

   상기 충전물질층은 질화막으로 이루어진 것을 특징으로 하는 트랜치 소자분리 방법.
8. 제5항에 있어서,

   활성 영역에 형성된 상기 충전충전물질의 제거는 건식식각법에 의하는 것을 특징으로 하는 트랜치 소자분리 방법.
9. 제1항에 있어서,

   상기 트랜치 측벽에 적층되는 산화막은 200Å-250Å의 두께를 갖는 열산화막인 것을 특징으로 하는 트랜치 소자분리 방법.
10. 제1항에 있어서,

    상기 트랜치 측벽에 적층되는 질화막은 LPCVD법에 의해 형성되며, 그 두께가 50Å-500Å인 것을 특징으로 하는 트랜치 소자분리 방법.
11. 제1항에 있어서,

    상기 트랜치 매립용 절연막의 평탄화는 활성영역을 정의하는 마스크 패턴을 연마 저지층으로 하여 화학기계적 연마공정에 의해 평탄화하는 것을 특징으로 하는 트랜치 소자분리 방법.
12. 제1항에 있어서,

    상기 마스크 패턴은 질화막이며, 습식식각에 의해 제거하는 것을 특징으로 하는 트랜치 소자분리 방법.

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