KR100806403B1 - 반도체 디바이스 제조 방법 - Google Patents

반도체 디바이스 제조 방법 Download PDF

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Abstract

본 발명은 반도체 디바이스를 제조하는 방법에 관한 것이며, 상기 방법은 반도체 바디(1)의 표면(2)에 절연 물질의 패터닝된 마스크 층(3)을 형성하는 단계와, 상기 패터닝된 마스크 층(3)을 통해 상기 반도체 바디(1)를 에칭하여 상기 반도체 바디(1) 내에 트렌치(8)를 형성하는 단계와, 상기 반도체 바디(1) 내의 상기 트렌치(8)를 충진하는 절연층(10)을, 상기 절연층(10)이 상기 트렌치(8) 상의 트로프(trough)(11)━상기 트로프(11)는 실질적으로 상기 반도체 바디(1)의 표면(2) 위에 놓인 바닥 구역(12)을 가짐━를 보이도록, 도포하는 단계와, 상기 반도체 바디(1)에 평탄화 처리를 수행하여 실질적으로 평탄한 표면(15)을 형성하는 단계와, 상기 반도체 바디(1)에 후속 처리를 수행하여 상기 반도체 바디(1)를 노출시키고 필드 분리 영역(a field isolating region)(17)을 형성하는 단계를 포함하며, 상기 절연층(10)은 상기 평탄화 처리 동안 고정된 연마제를 사용하는 화학 기계적 폴리싱에 의해 실질적으로 상기 트로프(11)의 상기 바닥 구역(12)까지 제거된다.

Description

반도체 디바이스 제조 방법{METHOD OF MANUFACTURING A SEMICONDCUTOR DEVICE BY USING CHEMICAL MECHANICAL POLISHING}
본 발명은 반도체 디바이스의 제조 방법에 관한 것이다. 상기 방법은 반도체 바디의 표면에 절연 물질의 패터닝된 마스크 층을 형성하는 단계와, 상기 반도체 바디 내에 트렌치를 형성하기 위해 상기 패터닝된 마스크 층을 통해 상기 반도체 바디를 에칭하는 단계와, 상기 반도체 바디 내의 상기 트렌치를 충진하는 절연 층━상기 절연층은 상기 트렌치 상에 트로프(trough)를 보이며, 상기 트로프는 실질적으로 상기 반도체 바디의 표면 위에 놓인 바닥 구역을 가짐━을 도포하는 단계와, 실질적으로 평탄한 표면을 형성하기 위해 상기 반도체 바디에 평탄화 처리를 수행하는 단계와, 상기 반도체 바디를 노출시키고 필드 분리 영역(a field isolating region)을 형성하기 위해 상기 반도체 바디에 후속 처리를 수행하는 단계를 포함한다.
이러한 방법은 EP-A-0 461 498에 개시된다. 이 개시된 방법에서, 패터닝된 마스크 층은 가령 CVD 실리콘 질화물로 형성되는 정지층을 포함한다. 트렌치의 형성 및 가령 CVD 실리콘 산화물로 형성되는 절연층의 도포 후에, 상기 반도체 바디에 평탄화 처리를 수행하는데, 여기서 상기 절연층의 표면은 알카리성 염기 및 물 내의 콜로이드 실리카와 같은 연마성 입자의 슬러리로 포화된 연성 반강성 패드(soft semirigid pad)를 갖는 화학 기계적 폴리싱으로 폴리싱된다. 상기 포화된 패드는 절연층을 화학 기계적 폴리싱 및 마멸(erosion)하는데 있어서 상기 절연층의 표면을 문지르는데 사용된다. 정지층은 상기 절연층보다 매우 느리게 마멸된다. 이로써, 폴리싱이 정지층의 레벨에 이르게 되면, 폴리싱 속도는 떨어진다. 이로써 절연층의 평탄화에 자기 정지 특징이 제공된다.
상기 방법의 단점은, 가령 실리콘 질화물로 형성된 정지층이 절연층의 평탄화의 속도를 떨어뜨리기 위해 사용되어야 한다는 것이다. 그러나, 이러한 정지층은 통상적으로 가령 고온 인산을 사용하는 습식 에칭과 같은 오염물이 많고 비싼 프로세스 단계로 제거된다.
본 발명의 목적은 트렌치 충진을 위해 사용되는 절연층의 평탄화를 위해 정지층을 사용하지 않는, 서두에서 언급된 종류의 반도체 디바이스 제조 방법을 제공하는 것이다.
본 발명에 따르면, 평탄화 처리 동안, 고정된 연마제를 사용하는 화학 기계적 폴리싱에 의해, 상기 절연층이 실질적으로 트로프의 바닥 구역까지 제거된다는 점에서 본 발명의 목적이 성취된다. 폴리싱 패드와 결합된 연마성 슬러리를 사용하여 수행되는 통상적인 CMP 대신에, 연마성 입자가 폴리싱 패드 내부에 내장된(embeded) 고정된 연마제를 사용하는 화학 기계적 폴리싱(CMP)을 사용함으로 써, 피쳐의 바닥 구역에서의 제거율은 매우 낮은 반면, 피쳐의 상부 구역에서의 제거율은 보다 높다. 고정된 연마제를 사용하는 CMP를 사용할 경우, 피쳐의 바닥 구역에서의 제거율은 매우 낮아지게 된다. 고정된 연마제를 사용하는 CMP를 사용하여 획득될 수 있는, 보다 빠른 계단 높이 감소(faster step height reduction) 및 바닥 구역에서의 매우 작은 제거율은 정지층을 사용하지 않게 한다. 폴리싱이 피쳐의 바닥 구역에 이르게 되면, 폴리싱의 속도는 자동적으로 떨어진다.
본 발명에 따른 바람직한 실시예는, 상기 패터닝된 마스크 층이 상기 트렌치의 형성 후에도 상기 반도체 바디의 표면에 남겨지며, 상기 패터닝된 마스크 층은 평탄화 동안 상기 절연층이 상기 패터닝된 마스크 층에 대해 선택적으로 제거되지 않는 물질로 형성된다는 특징을 갖는다. 이러한 방식으로, 상기 반도체 바디의 표면은 후속 프로세스 단계 동안의 오염으로부터 상기 패터닝된 마스크 층에 의해 보호되며, 상기 패터닝된 마스크 층은 평탄화 처리 동안에는 정지층 역할을 하지 않는다.
필드 분리 영역이 상기 반도체 바디의 표면 상으로 상승한 정도를 정확하게 조절하기 위해, 상기 패터닝된 마스크 층은 평탄화 처리 동안 많아야 그의 두께의 일부가 제거되며, 후속 처리 동안 상기 패터닝된 마스크 층은 상기 절연층보다 매우 빠르게 에칭되는 것이 유리하다.
본 발명에 따른 방법의 다른 유리한 실시예는 다른 종속항에서 기술된다.
본 발명의 이들 측면 및 다른 측면은 도면을 참조하여 이후에 기술될 실시예로부터 자명해진다.
도 1 내지 6은 본 발명에 따른 방법을 사용하는 반도체 디바이스의 제조에 있어서의 연속 단계들의 단면도.
도 1 내지 6은 깊은 서브마이크론 CMOS 기술(deep-submicron CMOS technology)에서 두꺼운 필드 분리 영역에 의해 반도체 디바이스를 서로 전기적으로 절연하기 위해 사용되는 이른바 얕은 트렌치 분리(Shallow Trench Isolation: STI) 프로세스에서의 연속 단계를 도시한다. 상기 반도체 디바이스가 가령 통상적인 전계 효과 트랜지스터, 메모리 디바이스, 박막 트랜지스터, 액정 디스플레이(LCD)를 구동하는 활성 어레이로서 제공되거나 그 자체로 알려진 CMOS 또는 BICMOS 집적 회로로서 제공될 수 있다는 것은 본 기술의 당업자에게는 자명할 것이다.
도 1에서, 절연 물질의 패터닝된 마스크 층(3)은 반도체 바디(1)의 표면(2)에 형성된다. 이를 위해, 반도체 바디(1)의 표면(2)에 비교적 얇은 패드 산화물 층(4) 및 상부 층(5)이 제공되며, 상기 패드 산화물 층(4) 및 상부 층(5)은 포토레지스트 마스크(7)에 패터닝되어 개구(6)가 형성된다. 상부 층(5)은 유리하게는 실리콘 산질화물로 형성된다.
포토레지스트 마스크(7)를 제거한 후에(도 2 참조), 반도체 바디(1)는 패터닝된 마스크 층(3) 내의 개구(6)를 통해 이방성으로 에칭되어 반도체 바디(1) 내의 트렌치(8)를 형성한다. 트렌치(8)를 형성한 후에, 상기 패터닝된 마스크 층(3)은 반도체 바디(1)의 표면(2)으로부터 제거될 수 있다. 그러나, 반도체 바디(1)를 후속 프로세스 단계 동안의 오염으로부터 보호하기 위해, 패터닝된 마스크 층(3)은 유리하게는 트렌치(8)를 형성한 후에도 반도체 바디(1)의 표면(2)에 남겨진다.
도 3에서, 실리콘 산화물 층(9)이 가령 약 1100℃ 온도에서의 열적 산화 또는 저온 증기(steam)를 사용하는 습식 산화에 의해 트렌치(8)의 노출된 벽 상에 제공된다. 반도체 바디에 대해 이방성 에칭에 의해 초래되는 손상을 제거하고 트렌치(8)에 적절한 코너 반경(a moderate corner radius)을 제공하기 위해, 실리콘 산화물 층(9)은 가령 물 내의 0.5 wt.% 불화수소산(HF)의 용액을 사용하는 습식 에칭에 의해 제거된 다음 다시 성장될 수 있다.
다음 단계(도 4)에서, 절연층(10)이 도포되어, 반도체 바디(1) 내의 트렌치(8)를 충진한다. 상기 절연층(10)은 트렌치(8) 상의 트로프(11)를 보이며, 상기 트로프(11)는 실질적으로 반도체 바디(11)의 표면(2) 상에 놓인 바닥 구역(12)을 갖는다. 트로프(11) 측면에서, 절연층(10)은 상부 구역(13)을 보인다. 본 실시예에서, 트로프(11)의 바닥 구역(12)은 상기 패터닝된 마스크 층(3)의 표면(14) 상에 놓인다. 나중에 기술되겠지만, 이 상황은 반드시 필요한 것은 아니다. 절연층(10)은 유리하게는 고밀도 플라즈마(HDP) 실리콘 산화물로 형성된다. 반도체 기판 상에 제공된 트로프(11)의 수, 즉 바닥 구역(12)의 수는 일반적으로 매우 크다는 것을 본 기술의 당업자는 이해할 것이다.
도 5에서, 반도체 바디(1)에 평탄화 처리를 수행하여 실질적으로 평탄한 표면(15)을 형성한다. 본 실시예에서, 절연층(10)의 잔여물(16)이 패터닝된 마스크 층(3)의 상부 상에 남는다. 평탄화 처리 동안, 본 실시예에서는 HDP 산화물로 형성된 절연층(10)은 고정된 연마제를 사용하는 CMP에 의해 실질적으로 트로프(11)의 바닥 구역(12)까지 제거된다. 이를 위해, 화학 기계적 연마제가 사용되는데, 상기 연마제는 고정된 연마성 폴리싱 패드 및 가령 탈이온수 또는 포테슘 하이드록사이드(KOH) 용액과 같은 화학 에천트와 함께 동작한다. 고정된(또는 내장된) 연마성 입자는 가령 세리아 입자(ceria particles)로 지칭되는 세륨 산화물 입자가 될 수 있다. 폴리싱 패드와 결합된 연마성 슬러리를 사용하여 수행되는 통상적인 CMP에 비해, 상기 신규한 CMP 기술은 피쳐의 상부 구역에서의 보다 높은 제거율 및 피쳐의 바닥 구역에서의 매우 보다 낮은 제거율의 결과를 낳는다. 바닥 구역에서의 제거율은 매우 낮게 된다. 이로써, 상기 신규한 CMP 기술, 말하자면 고정된 연마제를 사용하는 CMP 기술을 사용할 경우, 절연층(10)의 상부 구역(13)(도 4 참조)은 절연층(10)의 바닥 구역(12)(도면에서는 오직 하나의 바다 구역만이 도시됨)보다 매우 신속하게 폴리싱된다. 분명하게 말자하면, 고정된 연마제를 사용하는 CMP 기술을 사용함으로써 획득될 수 있는, 보다 신속한 계단 높이 감소 및 바닥 구역(12)에서의 매우 작은 제거율은 정지층을 사용하지 않는 것을 가능하게 한다. 폴리싱이 바닥 구역(12)에 이르게 되면, 폴리싱의 속도는 자동적으로 떨어진다.
도 6에서, 반도체 바디(1)에 후속 처리를 수행하여 반도체 바디(1)를 노출시키며 필드 분리 영역(17)을 형성한다. 이 후속 처리 동안, 절연층(10)의 잔여물(16), 상부층(5), 패드 산화물 층(4)이 반도체 바디(1)의 표면(2)으로부터 제거된다. 이는 개별 프로세스 단계로 수행될 수 있다. 그러나, 프로세스를 간단하게 하기 위해, 절연층(10)의 잔여물(16), 상부층(5), 패드 산화물 층(4)은 반도체 바디(1)의 표면(2)으로부터 유리하게는 가령 물 내의 불화수소산 용액(HF/H2O)을 사용하는 습식 에칭에 의해 단일 프로세스로 제거된다. 불화수소산의 농도가 절연층(10) 및 상부층(5)이 실질적으로 동일하게 신속하게 에칭되도록 선택될 수 있지만, 불화수소산의 농도는, 본 실시예에서는 실리콘 산질화물로 형성된 상부층(5)이 본 실시예에서는 고밀도 플라즈마(HDP) 실리콘 산화물로 형성된 절연층(10)보다 실질적으로 신속하게 에칭되도록, 선택되는 것이 유리하다. 이를 위해, 물 내의 0.01 wt.% 이하의 HF의 희석 용액이, 바람직하게는 약 pH 2를 갖는 물 내의 0.01 wt.% 이하의 HF의 희석 용액이 사용될 수 있다. 최종 필드 분리 영역(17)이 반도체 바디(1)의 표면(2) 상으로 상승한 정도는 상기 불화수소산의 농도를 상기 0.01 wt % 이하의 범위 내에서 변화시킴으로써 조절될 수 있다.
상술된 실시예에서, 트로프(11)의 바닥 구역(12)은 패터닝된 마스크 층(3)의 표면(14) 상에 놓인다(도 4 참조). 그러나, 바닥 구역(12)은 실질적으로 반도체 바디(1)의 표면(2) 상에 또는, 특히 패드 산화물 층(4)의 표면 상에 그리고 패터닝된 마스크 층(3)의 표면(14) 아래에 놓일 수 있다. 고정된 연마제를 사용하는 CMP에 의한 후속 평탄화 처리 동안, 본 실시예에서 HDP 산화물로 형성된 절연층(10)은 본 실시예에서 실리콘 옥시산화물로 형성된 상부층(5)에 대해 선택적으로 제거되지 않는다. 즉, 상부층(5)은 정지층 역할을 하지 않는다. 따라서, 트로프(11)의 바닥 구역(12)에 도달될 때까지 폴리싱은 진행된다. 이로써, 패터닝된 마스크 층(3)의 상부층(5)은 평탄화 처리 동안 그의 두께의 일부가 제거된다. 반도체 바디(1)는 노출되며 필드 분리 영역(17)이 형성되는 후속 처리 동안, 상부층(5)의 잔여물 및 패드 산화물 층(4)은 반도체 바디(1)의 표면(2)으로부터 개별 프로세스 단계로 제거될 수 있다. 그러나, 프로세스를 간단하게 하기 위해, 상부층(5)의 잔여물 및 패드 산화물 층(4)은 유리하게는 가령 물 내의 불화수소산의 용액(HF/H2O)을 사용하는 습식 에칭에 의해 단일 프로세스 단계로 반도체 바디(1)의 표면(2)으로부터 제거된다. 불화수소산의 농도는, 본 실시예에서는 실리콘 산질화물로 형성된 상부층(5)의 잔여물이 본 실시예에서는 고밀도 플라즈마(HDP) 실리콘 산화물로 형성된 절연층(10)보다 실질적으로 신속하게 에칭되도록, 선택되는 것이 유리하다. 이를 위해, 물 내의 0.01 wt.% 이하의 HF의 희석 용액이, 바람직하게는 약 pH 2를 갖는 물 내의 0.01 wt.% 이하의 HF의 희석 용액이 사용될 수 있다. 최종 필드 분리 영역(17)이 반도체 바디(1)의 표면(2) 상으로 상승한 정도는 상기 불화수소산의 농도를 상기 0.01 wt % 이하의 범위 내에서 변화시킴으로써 조절될 수 있다.
상술된 실시예에서, 상부층(5)은 실리콘 산질화물로 형성되며, 절연층(10)은 고밀도 플라즈마(HDP) 실리콘 산화물로 형성된다. 이와 달리, 실리콘 산화물이 상부층(5)으로 사용될 수 있으며 실리콘 산질화물이 절연층(10)으로 사용될 수 있다. 이 경우에도, 절연층(10)의 잔여물(16), 존재한다면, 상부층(5)(의 잔여물), 패드 산화물 층(4)은 가령 물 내의 불화수소산의 용액(HF/H2O)을 사용하는 습식 에칭에 의해 제거될 수 있다. 불화수소산의 농도는, 실리콘 산화물로 형성된 상부층(의 잔여물)(5)이 실리콘 산질화물로 형성된 절연층(10)보다 실질적으로 신속하게 에칭되도록, 선택되는 것이 유리하다. 이를 위해, 물 내의 0.01 wt.% 이상의 HF의 진한 용액이, 바람직하게는 2보다 매우 크거나 매우 낮은 pH를 갖는 물 내의 0.01 wt.% 이상의 HF의 진한 용액이 사용될 수 있다. 최종 필드 분리 영역(17)이 반도체 바디(1)의 표면(2) 상으로 상승한 정도는 상기 불화수소산의 농도를 상기 0.01 wt % 이상의 범위 내에서 변화시킴으로써 조절될 수 있다.
본 발명은 상술된 실시예에 한정되는 것이 아니라, 본 기술의 당업자에게는 본 발명의 범위 내에서 다양한 변경이 가능하다. 가령, 상기 실시예에서 패터닝된 마스크 층의 최하부 층으로 사용되는 패드 산화물 층이 존재하지 않고, 상부 층이 반도체 바디의 표면에 집적적으로 피복될 수 있다.

Claims (5)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 바디(1)의 표면(2)에 절연 물질의 패터닝된 마스크 층(3)을 형성하는 단계와,
    상기 반도체 바디(1) 내에 트렌치(8)를 형성하기 위해 상기 패터닝된 마스크 층(3)을 통해 상기 반도체 바디(1)를 에칭하는 단계와,
    상기 반도체 바디(1) 내의 상기 트렌치(8)를 충진하는 절연층(10)━상기 절연층(10)은 상기 트렌치(8) 상에 트로프(trough)(11)를 보이며, 상기 트로프(11)는 상기 반도체 바디(1)의 표면(2) 위에 놓인 바닥 구역(12)을 가짐━을 도포하는 단계와,
    평탄한 표면(15)을 형성하기 위해 상기 반도체 바디(1)에 평탄화 처리를 수행하는 단계와,
    상기 반도체 바디(1)를 노출시키고 필드 분리 영역(a field isolating region)(17)을 형성하기 위해 상기 반도체 바디(1)에 후속 처리를 수행하는 단계를 포함하며,
    상기 절연층(10)은 상기 평탄화 처리 동안 CMP 폴리싱 패드내의 고정된 연마제를 사용하는 화학 기계적 폴리싱(CMP)에 의해 상기 트로프(11)의 상기 바닥 구역(12)까지 제거되는
    반도체 디바이스 제조 방법.
  2. 제 1 항에 있어서,
    상기 트렌치(8)를 형성한 후에도, 상기 패터닝된 마스크 층(3)은 상기 반도체 바디(1)의 표면(2)에 남으며,
    상기 패터닝된 마스크 층(3)은 상기 평탄화 처리 동안 상기 절연층(10)이 상기 패터닝된 마스크 층(3)에 대해 선택적으로 제거가능하지 않은 물질로 형성되는
    반도체 디바이스 제조 방법.
  3. 제 2 항에 있어서,
    상기 평탄화 처리 동안 상기 패터닝된 마스크 층(3)의 두께가 감소되며,
    상기 패터닝된 마스크 층(3)은 상기 후속 처리 동안 상기 절연층(10)보다 빨리 에칭되는
    반도체 디바이스 제조 방법.
  4. 제 1 항 내지 3 항 중 어느 한 항에 있어서,
    상기 패터닝된 마스크 층(3)은 실리콘 산질화물을 포함하는 층을 증착함으로써 도포되며,
    상기 절연층(10)은 고밀도 플라즈마 실리콘 산화물을 포함하는 층을 증착함으로써 도포되는
    반도체 디바이스 제조 방법.
  5. 제 1 항 내지 3 항 중 어느 한 항에 있어서,
    상기 패터닝된 마스크 층(3)은 최하층으로서 패드 산화물 층(4)에 의해 도포되는
    반도체 디바이스 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008041987A1 (de) 2008-03-25 2009-10-01 Kia Motors Corporation Lösungsmittelfreies polyurethanbasiertes Kunstleder mit der Struktur von Menschenhaut und Verfahren zum Herstellen desselben

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100677998B1 (ko) * 2005-09-30 2007-02-02 동부일렉트로닉스 주식회사 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법
US8805861B2 (en) * 2008-12-09 2014-08-12 Google Inc. Methods and systems to train models to extract and integrate information from data sources
CN111627810B (zh) * 2020-06-05 2022-10-11 合肥晶合集成电路股份有限公司 一种半导体结构及其制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5837612A (en) * 1997-08-01 1998-11-17 Motorola, Inc. Silicon chemical mechanical polish etch (CMP) stop for reduced trench fill erosion and method for formation
KR19990047813A (ko) * 1997-12-05 1999-07-05 윤종용 반도체장치의 트렌치 소자분리 방법
EP0961315A1 (en) 1998-05-19 1999-12-01 Lucent Technologies Inc. Chemical mechanical polishing process for integrated circuits using a patterned stop layer
US6039631A (en) * 1997-04-28 2000-03-21 Sony Corporation Polishing method, abrasive material, and polishing apparatus

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5094972A (en) * 1990-06-14 1992-03-10 National Semiconductor Corp. Means of planarizing integrated circuits with fully recessed isolation dielectric
US5872058A (en) * 1997-06-17 1999-02-16 Novellus Systems, Inc. High aspect ratio gapfill process by using HDP

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6039631A (en) * 1997-04-28 2000-03-21 Sony Corporation Polishing method, abrasive material, and polishing apparatus
US5837612A (en) * 1997-08-01 1998-11-17 Motorola, Inc. Silicon chemical mechanical polish etch (CMP) stop for reduced trench fill erosion and method for formation
KR19990047813A (ko) * 1997-12-05 1999-07-05 윤종용 반도체장치의 트렌치 소자분리 방법
EP0961315A1 (en) 1998-05-19 1999-12-01 Lucent Technologies Inc. Chemical mechanical polishing process for integrated circuits using a patterned stop layer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008041987A1 (de) 2008-03-25 2009-10-01 Kia Motors Corporation Lösungsmittelfreies polyurethanbasiertes Kunstleder mit der Struktur von Menschenhaut und Verfahren zum Herstellen desselben

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