KR100821488B1 - 반도체 소자의 격리막 형성방법 - Google Patents
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Abstract
본 발명에서는 반도체 소자의 격리막 형성방법에 관해 개시된다.
본 발명에 따른 반도체 소자의 격리막 형성방법은 실리콘 기판상에 질화막을 형성하는 단계; 상기 질화막을 선택적으로 제거하여 질화막 패턴을 형성하는 단계; 상기 질화막 패턴을 마스크로 이용하여 상기 실리콘 기판을 선택적으로 제거하여 소정깊이를 갖는 트렌치를 형성하는 단계; 상기 트렌치를 포함한 실리콘 기판의 전면에 절연막을 형성하는 단계; 및 상기 절연막을 종말점을 검출하면서 인-시튜로 단계별로 화학적 기계적 연마를 실시하여 상기 트렌치 내부에 소자 격리막을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
격리막, STI, 침식, 디싱, CMP
Description
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 격리막 형성방법을 나타낸 공정단면도.
본 발명에서는 반도체 소자의 격리막 형성방법에 관해 개시된다.
일반적으로 반도체 소자가 점차로 고집적화 됨에 따라 그에 따른 여러 가지 집적 방법 중 소자격리영역(Field Region)과 소자형성영역 즉, 활성영역(Active Region)의 크기를 축소하는 방법들이 제안되고 있다.
일반적인 소자격리영역의 형성기술로는 로코스(LOCOS : LOCal Oxidation of Silicon) 공정을 사용하였다.
이러한 로코스 공정을 이용한 격리영역 형성공정은 그 공정이 간단하고 재현성이 우수하다는 장점이 있어 많이 사용되고 있다.
그러나 소자가 점차로 고집적화 함에 따라 로코스 공정으로 격리영역을 형성하는 경우 로코스로 형성된 격리 산화막의 특징인, 활성영역으로 확장되는 격리산화막 에지부의 새부리(Bird Beak)가 발생하기 때문에 활성영역의 면적이 축소되어 64MB급 이상의 디램(DRAM : Dynamic Random Access Memory) 소자에서 사용하기에는 적합하지 못한 것으로 알려져 있다.
그래서 로코스를 이용한 격리영역의 형성방법에는 새부리의 생성을 방지하거나 또는 새부리를 제거하여 격리영역을 축소하고 활성영역을 늘리는 등의 어브밴스드 로코스(Advanced LOCOS) 공정이 제안되어 64MB 또는 256MB급 디램의 제조공정에서 사용되었다.
그러나 이러한 어드밴스드 로코스를 사용한 격리영역의 형성공정도 셀영역의 면적이 0.2μm2 이하를 요구하는 기가(GIGA)급 이상의 디램 에서는 격리영역이 차지하는 면적이 크다는 문제점과, 로코스 공정으로 형성되는 필드 산화막이 실리콘 기판과의 계면에서 형성되면서 실리콘 기판의 농도가 필드 산화막과 결합으로 인해 낮아지게 되어 결과적으로 누설전류가 발생하는 등의 문제점이 발생하여 격리영역의 특성이 나빠지므로 기가(GIGA) 디램급 이상의 격리영역 형성방법으로 격리영역의 두께 조절이 용이하고 격리 효과를 높일 수 있는 STI(Shallow Trench Isolation) 구조의 격리영역 형성방법이 제안되었다.
이하, 첨부된 도면을 참고하여 반도체 소자의 격리막 형성방법을 설명하면 다음과 같다.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 소자의 격리막 형성방법을 나 타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 실리콘 기판(11)상에 질화막을 형성하고, 상기 질화막상에 포토레지스트(13)를 도포한 후, 노광 및 현상공정으로 패터닝하여 소자 격리 영역을 정의한다.
이어서, 상기 패터닝된 포토레지스트(13)를 마스크로 이용한 식각공정으로 상기 질화막을 선택적으로 제거하여 질화막 패턴(12)을 형성한다.
도 1b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(13)를 제거하고, 상기 실리콘 기판(11)에 클리닝(cleaning)작업을 수행한 후, 상기 질화막 패턴(12)을 마스크로 이용한 식각공정으로 상기 실리콘 기판(11)을 선택적으로 제거하여 표면으로부터 소정깊이를 갖는 트렌치(14)를 형성한다.
도 1c에 도시한 바와 같이, 상기 트렌치(14)를 포함한 실리콘 기판(11)의 전면에 SOG(Spin On Glass) 또는 USG(Undoped Silicate Glass) 등의 절연막(15)을 증착한다.
도 1d에 도시한 바와 같이, 상기 절연막(15)의 전면에 화학적 기계적 연마(CMP : Chemical Mechanical Polishing)법으로 상기 절연막(15)을 연마하여 상기 트렌치(15)내에 소자 격리막(15a)을 형성한다.
상기와 같은 종래 기술에 의한 반도체 소자의 격리막 형성방법은 절연막(15)의 전면에 CMP 공정을 실시할 때 오버 연마를 통해 소자 격리막(15a)에 디싱(dishing) 또는 침식(erosion)이 발생하여 소자의 신뢰성을 저하시킨다.
즉, STI 공정을 구성하는 여러 가지 공정 중 평탄화 공정으로 사용되는 CMP (Chemical Mechanical Polishing) 공정은 소자 격리막(15a)의 높이를 결정하는 점에서 전체 STI 공정의 마진에 중요한 역할을 한다. STI 공정이 진행된 후 소자 격리막(15a)의 높이가 액티브인 실리콘 기판(11)보다 높게 위치하여야 소자의 좋은 전기적 특성이 보장되기 때문이다.
그러나 소자 격리막(15a)의 높이 제어에 있어서 CMP에서 매우 중요한데, 종래의 CMP 공정에 의한 소자 격리막(15a)은 디싱 또는 침식(도 1D의 A)이 발생하여 소자 격리막(15a)의 손실이 발생하여 소자의 전기적 특성을 나쁘고 기판의 손실 및 결함이 증가하여 수율을 저하시키고 있다.
본 발명은 소자 격리막의 디싱 및 침식을 방지하여 소자의 전기적 특성을 안정화하고 기판의 손실 및 결함을 줄임으로써 수율을 향상시키도록 한 반도체 소자의 격리막 형성방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 격리막 형성방법은 실리콘 기판상에 질화막을 형성하는 단계; 상기 질화막을 선택적으로 제거하여 질화막 패턴을 형성하는 단계; 상기 질화막 패턴을 마스크로 이용하여 상기 실리콘 기판을 선택적으로 제거하여 소정깊이를 갖는 트렌치를 형성하는 단계; 상기 트렌치를 포함한 실리콘 기판의 전면에 절연막을 형성하는 단계; 및 상기 절연막을 종말점을 검출하면서 인-시튜로 단계별로 화학적 기계적 연마를 실시하여 상기 트렌치 내부에 소자 격리막을 형성하는 단계가 포함되어 구성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 격리막 형성방법을 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 격리막 형성방법을 나타낸 공정 단면도이다.
도 2a에 도시한 바와 같이, 실리콘 기판(101)상에 질화막을 형성하고, 상기 질화막에 포토레지스트(103)를 도포한 후, 노광 및 현상공정으로 상기 포토레지스트(103)를 패터닝하여 소자격리영역을 정의한다.
그리고 상기 패터닝된 포토레지스트(103)를 마스크로 이용하여 상기 질화막을 선택적으로 제거하여 질화막 패턴(102)을 형성한다.
도 2b에 도시한 바와 같이, 상기 포토레지스트(103)를 제거하고, 상기 실리콘 기판(101)에 클리닝(cleaning)작업을 수행하여 상기 질화막 패턴(102)을 형성할 때 발생한 이물질들을 제거한다.
이어서, 상기 질화막 패턴(102)을 마스크로 이용한 식각공정으로 상기 실리콘 기판(21)을 선택적으로 제거하여 소정깊이를 갖는 트렌치(104)를 형성한다.
도 2c에 도시한 바와 같이, 상기 트렌치(105)를 포함한 실리콘 기판(101)전면에 SOG(Spin On Glass) 또는 USG(Undoped Silicate Glass) 등의 절연막(105)을 형성한다.
도 2d에 도시한 바와 같이, 상기 절연막(105)의 전면에 1차 화학적 기계적 연마(CMP : Chemical Mechanical Polishing) 공정을 실시하여 상기 절연막(105)의 표면으로부터 소정두께만큼 연마하여 제거한다.
여기서, 상기 절연막(105)의 1차 CMP 공정은 슬러리(slurry) 유량을 약 200ml/min로 하여 실시한다.
한편, 상기 절연막(105)의 1차 CMP 공정시 EPD 사용하여 종말점을 검출하면서 소정두께만큼만 연마한다.
도 2e에 도시한 바와 같이, 상기 소정두께만큼 연마된 절연막(105)의 전면에 2차 CMP 공정을 실시하여 상기 절연막(105)의 표면을 소정두께만큼 연마하여 제거한다. 이때 상기 2차 CMP 공정은 슬러리 유량을 100ml/min으로 줄여서 진행한다.
한편, 상기 절연막(105)의 2차 CMP 공정시 EPD(End Point Detection) 사용하여 종말점을 검출하면서 소정두께만큼만 연마한다.
이어서, 상기 질화막 패턴(102)을 종말점으로 상기 절연막(105)의 전면에 3차 CMP 공정을 실시하여 상기 트렌치(104) 내부에 소자 격리막(105a)을 형성한다. 이때 상기 3차 CMP 공정은 압력을 50psi로 하여 실시한다.
이후 도면은 도시하지 않았지만, 상기 질화막 패턴(102)을 제거하고, 상기 실리콘 기판(101)의 표면보다 돌출된 소자 격리막(105a)을 제외한 실리콘 기판(101)상에 게이트 산화막을 개재하여 게이트 전극 및 소오스/드레인 불순물 영역을 형성하여 트랜지스터를 형성한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 격리막 형성방법에 있어서는 다음과 같은 효과가 있다.
즉, 소자 격리막을 형성하기 위한 CMP 공정시 디싱 현상은 연마액인 슬러리에 크게 영향을 받으며 침식 현상은 연마 압력에 크게 작용하기 때문에 CMP 공정에서 인-시튜(in-situ)로 단계별로 슬러리 유량과 압력을 조절하여 CMP 공정을 실시함으로써 소자 격리막의 디싱과 침식 발생을 최소화하여 전기적 특성을 안정화하고 웨이퍼 손실 및 결함을 방지하여 수율을 향상시킬 수 있다.
Claims (3)
- 실리콘 기판상에 질화막을 형성하는 단계;상기 질화막을 선택적으로 제거하여 질화막 패턴을 형성하는 단계;상기 질화막 패턴을 마스크로 이용하여 상기 실리콘 기판을 선택적으로 제거하여 소정깊이를 갖는 트렌치를 형성하는 단계;상기 트렌치를 포함한 실리콘 기판의 전면에 절연막을 형성하는 단계; 및상기 절연막을 종말점을 검출하면서 인-시튜로 단계별로 화학적 기계적 연마를 실시함에 있어서, 1차 연마와 2차 연마의 슬러리 유량을 2:1의 비율로 하여 상기 트렌치 내부에 소자 격리막을 형성하는 단계를 포함하는 반도체 소자의 격리막 형성방법.
- 삭제
- 제 1항에 있어서,상기 단계별로 화학적 기계적 연마는 1차로 슬러리 유량을 200ml/min, 2차로 100ml/min 그리고 3차로 50psi의 압력을 실시하는 것을 특징으로 하는 반도체 소자의 격리막 형성방법.
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- 2006-12-28 KR KR1020060136253A patent/KR100821488B1/ko not_active IP Right Cessation
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