KR19980065678A - 얕은 트렌치 절연 공정시 화학기계적폴리싱 결함 제거 방법 - Google Patents

Abstract

반도체 장치의 얕은 트렌치 절연 공정시 화학기계적폴리싱 결함 제거 방법을 개시한다.

질화막 스토퍼층이 형성된 반도체 기판상에 기판의 소정의 영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각마스크로 하여 상기 필드영역에 소정의 깊이를 갖는 트랜치를 형성하는 단계; 상기 트랜치에 소자분리 산화막을 채우는 단계; 상기 소자분리 산화막이 상기 질화막 스토퍼층상에 소정의 두께로 남도록 전면을 평탄화하는 단계: 및 상기 남겨진 소자분리 산화막을 상기 질화막 스토퍼층과 선택비가 높은 화학물질을 이용하여 평탄화하는 단계를 포함하는 것을 특징으로하는 반도체 장치 제조 방법을 제공한다.상기 소자분리 산화막의 평탄화는 화학기계적폴리싱 방식을 사용하여 평탄화한다. 상기 선택비가 높은 화학물질은 이온제거수와 혼합하여 사용할 수 있다. 상기 선택비가 높은 화학물질은 불산을 이용한다. 상기 불산과 이온제거수와의 혼합비는 0 에서 300까지로 한다.

따라서, 본 발명에 의하면 반도체 장치의 얕은 트렌치 절연 공정시 화학기계적폴리싱 결함을 제거하여 수율과 소자의 신뢰성을 높일 수 있다.

Description

얕은 트렌치 절연 공정시 화학기계적폴리싱 결함 제거 방법

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 얕은 트렌치 절연 공정시 화학기계적폴리싱 결함 제거 방법에 관한 것이다.

반도체 장치의 소자분리기술로써 널리 알려진 LOCOS (local oxidation of silicon)방법은 소자가 고집적화됨에 따라 버즈빅에 의한 펀치스루우에 의하여 활성영역의 한정이 어려워지고, 효과적인 분리길이가 감소하여 펀치 스루우 전압이 급격히 낮아지는 등의 단점이 있다.

이에 따라 상기한 LOCOS 기술의 문제점을 대부분 해결할 수 있는 얕은 트렌치 절연(SHALLOW TRENCH ISOLATION: 이하 STI라 함)기술이 널리 사용되고 있다. 이때의 가장 큰 장점으로는 필드산화막 형성시에 발생되는 스트레스가 거의 없고, 리셋스 깊이를 필요에 의하여 선택할 수 있을 뿐만 아니라 완벽한 분리 기능을 유지할 수 있다. STI구조는 베어(BARE) 실리콘 위에 질화막(SiN)과 산화막을 증착한 후 포토레지스트 또는 산화막을 식각 저지층(STOPPING LAYER)으로 이용하여 실리콘 에치로 트렌치를 만든후 다시 산화막을 증착한 후 CMP을 이용하여 평탄화시켜 만든다.

한편, 소자가 고집적화가 됨에 따라 하부막을 평탄화하는 공정은 후속막의 포토 마진과 평탄도에 큰 영향을 준다. 하부막을 평탄화 하기 위한 공정에는 BPSG(BoroPhospoSilicatd Glass) 리플로우, SOG(Spin on Glass) 에치백, 화학기계적폴리싱(Chemical Mechanical Polishing: 이하 CMP 라 함)등이 있다. 이중에서 CMP공정은 낮은 온도에서 글로벌한 평탄화를 형성할 수 있다는 장점을 가지고 있어 많이 사용된다. 그러나, CMP 평탄화 공정은 산화제와 연마제로 구성된 슬러리를 사용하기 때문에 CMP 후 슬러리 성분인 연마제로 인하여 웨이퍼 표면에 스크래치 같은 결함들을 유발한다. 이렇게 STI 스텝 CMP에서 형성된 결함들로 인해 소자의 신뢰성에 큰 문제를 유발할 뿐 아니라, 수율에도 큰 영향을 미친다.

도 1 내지 도 2는 종래 기술의 얕은 트렌치 절연 방법을 보이는 공정 단면도이다.

감광막 패턴을 마스크로 사용하여 질화막(SiN) 스토퍼층(15)이 형성된 기판(10)에 트랜치를 형성한 후 상기 트랜치에 소자분리 산화막(20)을 채우고 전면을 CMP 평탄화하여 트랜치형 소자분리 산화막(20a)을 형성한다.

STI CMP 스텝은 질화막(15)위에 산화막(20)을 증착하여 CMP하는데 이때 슬러리 성분 중의 하나인 연마제로 인하여 산화막 표면에 스크래치 같은 결함들을 형성시킨다. 이러한 결함들로 인하여 게이트의 특성을 저하시키는 등의 소자 신뢰성 측면뿐만 아니라 수율에도 커다란 악영향을 미친다. 따라서, STI 스텝 CMP시에 생성되는 결함들을 제거해야만 CMP 수율과 소자의 신뢰성을 높일 수 있다.

본 발명이 이루고자 하는 기술적 과제는, 반도체 장치의 얕은 트렌치 절연 공정시 화학기계적폴리싱 결함 제거 방법을 제공하는 데 있다.

도 1 내지 도 2는 종래 기술의 얕은 트렌치 절연 방법을 보이는 공정 단면도이다.

도 3 내지 도 4는 본 발명의 얕은 트렌치 절연 방법을 보이는 공정 단면도이다.

도면의 주요 부분에 대한 부호의 설명

30 ... 실리콘 기판 35 ... 질화막

40a, 40b ... 산화막

상기 과제를 이루기 위해, 질화막 스토퍼층이 형성된 반도체 기판상에 기판의 소정의 영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각마스크로 하여 상기 필드영역에 소정의 깊이를 갖는 트랜치를 형성하는 단계; 상기 트랜치에 소자분리 산화막을 채우는 단계; 상기 소자분리 산화막이 상기 질화막 스토퍼층상에 소정의 두께로 남도록 전면을 평탄화하는 단계: 및 상기 남겨진 소자분리 산화막을 상기 질화막 스토퍼층과 선택비가 높은 화학물질을 이용하여 평탄화하는 단계를 포함하는 것을 특징으로하는 반도체 장치 제조 방법을 제공한다.

상기 소자분리 산화막의 평탄화는 화학기계적폴리싱 방식을 사용하여 평탄화한다.

상기 선택비가 높은 화학물질은 이온제거수와 혼합하여 사용할 수 있다.

상기 선택비가 높은 화학물질은 불산을 이용한다.

상기 불산과 이온제거수와의 혼합비는 0 에서 300까지로 한다.

따라서, 본 발명에 의하면 반도체 장치의 얕은 트렌치 절연 공정시 화학기계적폴리싱 결함을 제거하여 수율과 소자의 신뢰성을 높일 수 있다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 3 내지 도 4는 본 발명의 얕은 트렌치 절연 방법을 보이는 공정 단면도이다.

종래의 CMP공정상에 있어서는 STI 스텝 CMP 시 생성되는 결함들로 인하여 소자의 신뢰성 및 수율에 큰 악영향을 미친다. 기존의 STI CMP 공정에서는 폴리싱 중에 슬러리 성분중의 연마제로 인하여 산화막 표면에 스크래치 등을 유발시킨다. 따라서, 본 발명은 STI CMP후에 생성된 결함을 산화막과 질화막의 선택비를 이용하는 불산(HF)과 같은 화학물질등을 사용하여 CMP시에 생성된 결함들을 제거하여 소자의 신뢰성 및 수율을 높이고자 한다.

따라서 본 발명은 도 3에서 보는 바와 같이 CMP할 때 트렌치가 형성된 실리콘 기판(30)에서 질화막(35)위에 절연막인 산화막(40a)을 1000Å정도 남긴 후 CMP를 멈춘다. 이때에도 물론 CMP중에 발생된 결함들은 존재한다. 하지만, 후속공정으로 산화막과 질화막 사이에 선택비가 높은 불산(HF)을 이용하여 연속적인 후속 CMP를 진행하면 후속 CMP는 연마제 없이 오로지 화학물질만을 이용하기 때문에 결함들이 더 이상 성장하는 것을 방지할 뿐만아니라 CMP 패드에 의한 기계적 폴리싱(MECHANICAL POLISHING)도 동시에 일어나기 때문에 CMP로 인한 이방성 에치로 인하여 전 CMP에서 생성된 결함들을 제거할 수 있다.

제조 단계별로 구체적으로 설명하면, 질화막 스토퍼층(35)이 형성된 실리콘 기판(30)상에 기판의 소정의 영역을 노출시키는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 식각마스크로 하여 상기 필드영역에 소정의 깊이를 갖는 트랜치를 형성하는 단계와, 상기 트랜치에 소자분리 산화막을 채우는 단계와, 상기 소자분리 산화막이 상기 질화막 스토퍼층상에 소정의 두께로 남도록 전면을 평탄화하는 단계, 및 상기 남겨진 소자분리 산화막(40a)을 상기 질화막 스토퍼층과 선택비가 높은 화학물질을 이용하여 평탄화하는 단계를 포함한다. 상기 소자분리 산화막의 평탄화는 CMP 방식을 사용하여 평탄화한다. 상기 선택비가 높은 화학물질은 이온제거수와 혼합하여 사용할 수 있다. 상기 선택비가 높은 화학물질은 불산을 이용한다. 이때, 불산과 이온제거수와의 혼합비는 0 에서 300까지로 한다.

본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

이상에서 설명한 바와 같이, 본 발명에 의하면 반도체 장치의 얕은 트렌치 절연 공정시 화학기계적폴리싱 결함을 제거하여 수율과 소자의 신뢰성을 높일 수 있다.

Claims (5)

1. 반도체 장치의 얕은 트렌치 절연 공정시 화학기계적폴리싱 결함 제거 방법에 있어서, 질화막 스토퍼층이 형성된 반도체 기판상에 기판의 소정의 영역을 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각마스크로 하여 상기 필드영역에 소정의 깊이를 갖는 트랜치를 형성하는 단계; 상기 트랜치에 소자분리 산화막을 채우는 단계; 상기 소자분리 산화막이 상기 질화막 스토퍼층상에 소정의 두께로 남도록 전면을 평탄화하는 단계: 및 상기 남겨진 소자분리 산화막을 상기 질화막 스토퍼층과 선택비가 높은 화학물질을 이용하여 평탄화하는 단계를 포함하는 것을 특징으로하는 반도체 장치 제조 방법.
2. 제1항에 있어서, 상기 소자분리 산화막의 평탄화는 화학기계적폴리싱 방식을 사용하여 평탄화하는 것을 특징으로하는 반도체 장치 제조 방법.
3. 제1항에 있어서, 상기 선택비가 높은 화학물질은 이온제거수와 혼합하여 사용하는 것을 특징으로하는 반도체 장치 제조 방법.
4. 제1항에 있어서, 상기 선택비가 높은 화학물질은 불산을 이용하는 것을 특징으로하는 반도체 장치 제조 방법.
5. 제1항에 있어서, 상기 불산과 이온제거수와의 혼합비는 0 에서 300까지로 하는 것을 특징으로하는 반도체 장치 제조 방법.