KR100218741B1 - 반도체소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 반도체 메모리소자인 디램(DRAM)이 소자분리막을 LOCOS(Local Oxidation of Silicon)공정과 트렌치 공정을 혼용하여 제조하는 것이다. 그로 인하여 LOCOS 공정 방법으로 소자분리막을 형성할 때 액티브 영역 양단부에 발생되는 버즈빅 현상을 최소화시킬 수 있다.
또한, 워드라인과 소오스/드레인을 형성한 다음, 후속 공정으로 트렌치를 형성하고, 절연막을 두껍게 증착한 다음, 케미칼 메카니칼 폴리싱 공정으로 상기 절연막을 워드라인 상부면에서 평탄한 표면을 갖도록 함으로써 트렌치 소자분리막과 평탄화된 층간 절연막을 동시에 얻을 수 있다.

Description

반도체소자 및 그 제조방법
본 발명은 반도체소자 및 그 제조벙법에 관한 것으로, 특히 반도체 메모리소자인 디램(DRAM)을 제조할 때 소자분리막을 LOCOS(Local Oxidation of Silicon)공정과 트렌치 공정을 혼용하는 반도체소자 및 그 제조방법에 관한 것이다.
일반적으로 반도체소자를 제조하는 공정에서 먼저 필드영역에 소자분리막을 형성함으로써 액티브 영역을 한정시키고, 상기 액티브 영역에 독립된 트랜지스터를 형성하는 동시에 이웃하는 트랜지스터와 연결되도록 반도체 제조공정이 이루어진다.
한편, 상기 소자분리막을 제조하는 방법으로 LOCOS 공정을 일반적으로 이용하였다. 그러나 이러한 방식은 버즈빅(bird' beak)이 액티브 영역의 가장자리부에서 심하게 발생되어 액티브 영역이 감소하는 현상이 발생된다.
참고로, 제1도는 소자분리막을 형성할 때 레이아웃을 도시한 것으로, 필드영역(2)으로 소자분리막이 형성되면서 액티브 영역(1)의 양단부에서는 감광막 패턴(도시안됨)을 형성할 때 해상력이 저하됨으로 인하여 라운드가 발생된다.
제2도는 소자분리막을 형성하고, 제1도의 I-I 단면을 도시한 것으로, 실리콘 기판(3)에 형성되는 소자분리막(4)의 단부에 버즈빅(5)이 심하게 발생되는 것을 도시한 것이다. 액티브 영역이 길게 연장된 양단부의 모서리에서 제1도과 같이 산화공정시 3방향으로부터 응력이 집중되기 때문에 버즈빅 현상이 심하게 발생된다.
한편, 상기한 LOCOS 공정의 대체 기술로 케미칼 메카니칼 폴리싱(CMP)기술을 이용한 트렌치 소자분리 공정 방법이 있다.
그러나 이러한 공정 방법도 정지층으로 이용하는 질화막층에서 정확하게 공정을 멈추는 일이 어려운 문제이며, 넓은 질화막상의 산화막을 완전하게 제거하지 않으면 이후의 공정에서 상기 공정에서 남은 잔여물이 식각 베리어 역할을 하게 된다.
참고로, 트렌치 소자분리막을 형성하는 과정을 제3도과 제4도를 참고하여 설명하기로 한다.
제3도는 실리콘기판(11) 상부에 패드 산화막(12)과 질화막(13)을 형성하고, 소자분리마스크를 이용한 식각공정으로 소자분리영역에 있는 상기 질화막(13)과 산화막(12)을 식각하고, 노출된 실리콘 기판(11)을 식각하여 트렌치(14)를 형성한 다음, 그 상부에 산화막 계통의 절연막(15)을 두껍게 형성한 단면도이다.
제4도는 상기 절연막(15)을 케미칼 메카니칼 폴리싱 공정으로 하부의 질화막(13)이 노출되기 까지 제거한 단면도로서, 상기 질화막(13)상부에 잔여물(16)이 남는 것을 도시한 것이다. 상기 잔여물(16)은 후속 질화막을 식각하는 공정에서 식각 베리어 역할을 하게 되어 질화막(13)이 완전히 제거되지 않는 문제가 발생된다.
그리고, 종래의 디램을 제조하기 위한 공정은 실리콘 기판에 소자분리막을 형성하는 공정, 워드라인을 형성하는 공정, 층간 절연막 형성 공정등으로 이루어지는데 상기 층간절연막을 증착하고, 평탄화 공정을 진행하기 위하여 800℃이상으로 플로우 공정을 이용함으로써 얕은 접합을 위한 열적 버짓(Budget)의 문제점이 있다.
본 발명은 상기와 같이 LOCOS 공정방법으로 소자분리막을 형성할 때 발생되는 문제와 트렌치 공정방법으로 소자분리막을 형성하는 공정에서 발생되는 문제와 워드라인 상부에 형성되는 층간 절연막의 평탄화 공정에서 발생되는 문제점을 해소하기 위한 반도체소자 및 그 제조방법을 제공하는데 그 목적이 있다.
제1도 및 제2도는 종래의 기술에 의해 LOCOS 방법으로 소자분리막 형성시 액티브 영역으로 버즈빅이 발생되는 것을 도시한 도면.
제3도 및 제4도는 종래의 기술에 의해 트렌치 소자분리막을 형성하는 공정을 도시한 단면도.
제5도는 본 발명에 의해 DRAM을 제조할 때 필드 영역, 액티브 영역등을 도시한 레아아웃도.
제6도 내지 제10도는 본 발명에 의해 DRAM을 제조하되 제5도의 II-II의 단면을 도시한 단면도이다.
제11도는 본 발명에 의해 DRAM을 제조하되 제5도의 III-III의 단면을 도시한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1, 21 : 액티브 영역 2, 20 : 필드영역
3, 11, 31 : 실리콘 기판 4, 30 : 소자분리막
5 : 버즈빅 12 : 패드 산화막
13 : 질화막 15 : 절연막
32 : 게이트 산화막 33 : 게이트 전극
34 ; 소오스/드레인 35 : 트렌치
36 : 제1층간 절연막 37 : 비트라인
38 : 제2층간 절연막 39 : 저장전극
상기한 목적을 달성하기 위한 본 발명은 반도체소자에 있어서, 실리콘 기판에 액티브 영역이 x축 또는 y축 방향으로 길게 연장되고, 상기 액티브 영역의 옆에는 상기 액티브 영역과 동일한 방향으로 길게 연장되는 필드 영역에 형성된 소자 분리막과, 상기 액티브 영역과 수직한 방향으로 길게 형성된 게이트 산화막과 게이트 전극과, 상기 액티브 영역에 형성된 소오스/드레인과, 상기 액티브 영역중에서 필드영역으로 예정된 부분의 실리콘 기판이 일정두께 식각되어 형성된 트렌치와, 상기 트렌치에 채워지는 동시에 게이트 전극의 상부에서 평탄한 표면을 갖는 절연막이 구비된 것을 특징으로 한다.
상기한 목적을 달성하기 위한 본 발명은 반도체소자 제조방법에 있어서, 실리콘 기판에 액티브 영역이 x축 또는 y축 방향으로 길게 연장되고, 상기 액티브 영역의 옆에는 상기 액티브 영역과 동일한 방향으로 길게 연장되는 필드 영역에 LOCOS 공정방법으로 소자분리막을 형성하는 단계와, 게이트 산화막과 게이트 전극을 상기 액티브 영역과 수직한 방향으로 길게 형성하고, 불순물을 이온 주입하여 소오스/드레인을 형성하는 단계와, 상기 액티브 영역중에서 필드영역으로 예정된 부분의 실리콘 기판을 일정두께 식각하며 트렌치를 형성하는 단계와, 절연막을 두껍게 형성하는 단계와, 상기 절연막의 일정두께를 케미칼 메카니칼 폴리싱으로 제거하여 게이트 전극 상부에서 그 표면이 평탄하게 되도록 하는 단계를 포함한다.
본 발명은 LOCOS 공정방법과 트렌치 공정방법을 혼용함으로써 상기한 문제점을 해결한다.
즉, LOCOS 공정 방법으로 소자분리막을 일측 방향으로 만 연장되도록 형성함으로써 액티브 영역 양단부에 발생되는 버즈빅 현상은 제거한다. 이후 트렌치 공정을 수행하는데 질화막 정지층을 사용하지 않음으로써 식각 종점 문제 및 질화막 제거시 발생되는 문제점을 해결 할 수 있다. 그리고, 워드라인을 형성한 다음, 후속공정으로 트렌치를 형성하고, 절연막을 두껍게 증착한 다음, 상기 워드라인 상부면까지 케미칼 메카니칼 폴리싱 공정으로 상기 트렌치를 채우는 동시에 워드라인 상부면에서 평탄화가 이루어진 절연막을 형성함으로써 종래의 층간 절연막을 증착하고, 고온의 평탄화 공정을 생략함으로써 얕은 접합 형성 발생되는 문제점을 극복할 수 있다.
상술한 목적 및 특징들, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제5도는 본 발명의 실시예에 의해 DRAM 제조시 레이아웃을 도시한 레이아웃으로써, 액티브영역(21)이 x축 방향으로 길게 연장되고 y축으로 일정 간격 필드 영역(20)에 이격되도록 구비되며, 상기 액티브 영역(21)과 필드 영역(20)을 가로질러 y축 방향으로 워드라인(22)이 길게 연장되고, x축으로 일정 간격 이격되어 구비된다.
또한, 상기 x축 방향으로 소자와 소자를 분리하기 위해 소자분리용 트렌치 영역(23)이 구비된다.
즉, x축 방향으로 소자분리는 트렌치 소자분리막을 이용하고, y축 방향으로 소자분리는 LOCOS 공정 방법으로 소자분리막을 제조한다는 것을 알 수 있다. 그로 인해 각각의 액티브 영역의 양 단부에서 발생되는 버즈빅 현상을 최소화시킬 수 있다.
제6도 내지 제10도는 본 발명의 실시예에 의해 DRAM을 제조하는 단계를 도시하되 제5도의 II-II를 따라 도시한 단면도이다.
제6도는 먼저 LOCOS 공정 방법으로 제5도의 필드영역(20)에 해당되는 실리콘기판(31)상에 소자분리막(도시안됨)을 형성한 다음, 게이트 산화막(32)와 게이트전극(33)을 제5도의 워드라인 영역(22)에 형성한 다음, 불순물을 제5도의 액티브 영역(21)로 이온주입하여 소오스/드레인(34)을 형성한 단면도이다.
제7도는 제5도의 트렌치 영역(23)에 해당되는 실리콘 기판(31)을 일정 깊이(1000 -5000Å)식각하여 트렌치(35)를 형성한 단면도이다.
제8도는 전체적으로 산화막 계통의 제1층간 절연막(36)을 상기 게이트전극(33)의 상부면까지 두껍게 증착하고, 케미칼 메카니칼 폴리싱 공정으로 상기 제1층간 절연막(36)의 일정 두께를 제거하여 상기 트렌치(35)에 절연막이 채워진 트렌치 소자분리막을 형성하는 동시에 표면이 평탄화된 제1층간 절연막(36)을 형성한 단면도이다.
참고로, 상기 제1층간 절연막(36)은 3000 - 20000Å의 두께로 증착하고, 상기 케미칼 메카니칼 폴리싱의 타켓을 1000-19000Å 두께로 설정한다.
제9도는 제5도에 도시되지 않았지만 비트라인 콘택이 형성될 영역의 제1층간 절연막(36)을 식각하여 소오스/드레인(34)이 노출되는 콘택홀을 형성한 다음, 비트라인(37)을 형성한 단면도이다.
제10도는 전체적으로 제2층간 절연막(38)을 형성한 다음, 제5도에는 도시되지 않았지만 저장전극 콘택이 형성될 영역의 제2 및 제1층간 절연막(38,36)을 식각하여 소오스/드레인(34)이 노출되는 콘택홀을 형성한 다음, 저장전극(39)을 형성한 단면도이다. 이후의 공정은 공지의 기술과 같은 방법으로 진행한다.
제11도는 본 발명의 실시에에 의해 제10도과 같이 공정이 진행할 때 제5도의 III-III의 단면을 따라 도시한 것으로, 실리콘 기판(31)상에 LOCOS 공정 방법으로 소자 분리막(30)이 형성되고, 상기 소자분리막(30)에 의해 액티브 영역으로 정의되는 실리콘 기판(31)에는 소오스/드레인(34)이 형성되고, 상부에 제1층간 절연막(36)과 제2층간 절연막(38)이 형성됨을 알수 있다.
상기한 본 발명의 실시예에서는 제5도와 같이 x축 방향으로 연장되도록 필드 영역이 구비되었지만 필드 영역의 레이아웃은 임의로 조절이 가능하다. 단지 x축 방향으로 연장될 경우는 y축 방향으로 인접되는 필드 영역과 일정 간격 이격되도록 구비된다는 점이다.
본 발명은 LOCOS 공정방법으로 소자분리막을 일측 방향 예를 들어 x축으로만 연장되도록 형성하고, y축 방향으로 예정된 필드영역에 트렌치 소자분리막을 구비함으로써 소자와 소자를 격리 시킬 수 있다. 그로 인하여 종래의 방법과 같이 LOCOS 공정 방법으로 소자분리막을 형성할 때 액티브 영역 양단부에 발생되는 버즈빅 현상이 최소화 된다.
또한, 종래의 트렌치 소자분리막을 형성할 때 케미칼 메카니칼 폴리싱 공정으로 층간 절연막을 일정 두께 제거할 때 발생할 수 있는 잔여물이 본 발명에서는 발생되지 않는다는 점이다. 그리고, 본 발명에서 워드라인과 소오스/드레인을 형성한 다음 후속공정으로 트렌치를 형성하고, 절연막을 두껍게 증착한 다음 케미칼 메카니칼 폴리싱 공정으로 상기 절연막을 워드라인 상부면에서 평탄한 표면을 갖도록 하여 종래기술에서 필요로 하는 고온의 평탄화 공정을 생략함으로써 얕은 접합 형성시 발생되는 문제점을 극복할 수 있다.
아울러, 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. DRAM 제조방법에 있어서, 실리콘 기판에 액티브 영역이 x축 또는 y축 방향으로 길게 연장되고, 상기 액티브 영역의 옆에는 상기 액티브 영역과 동일한 방향으로 길게 연장되는 필드 영역에 형성된 소자 분리막과, 상기 액티브 영역과 수직한 방향으로 길게 형성된 게이트 산화막과 게이트 전극과, 상기 액티브 영역에 형성된 소오스/드레인과, 상기 액티브 영역중에서 필드영역으로 예정된 부분의 실리콘 기판이 일정두께 식각되어 형성된 트렌치와, 상기 트렌치에 채워지는 동시에 게이트 전극의 상부에서 평탄한 표면을 갖는 절연막이 구비된 반도체 소자.
  2. 제1항에 있어서, 상기 소자 분리막은 LOCOS 방법으로 형성된 것을 특징으로 하는 반도체소자.
  3. 제1항에 있어서, 상기 트렌치 사이의 액티브 영역에 구비되는 트랜지스터는 대칭 구조를 갖는 한 쌍으로 이루어지는 것을 특징으로 하는 반도체소자.
  4. 제1항에 있어서, 상기 소오스/드레인에는 비트라인 또는 저장전극이 구비되는 것을 특징으로 하는 반도체소자.
  5. DRAM 제조 방법에 있어서, 실리콘 기판에 액티브 영역이 x축 또는 y축 방향으로 길게 연장되고, 상기 액티브 영역의 옆에는 상기 액티브 영역과 동일한 방향으로 길게 연장되는 필드 영역에 LOCOS 공정방법으로 소자분리막을 형성하는 단계와, 게이트 산화막과 게이트 전극을 상기 액티브 영역과 수직한 방향으로 길게 형성하고, 불순물을 이온 주입하여 소오스/드레인을 형성하는 단계와, 상기 액티브 영역중에서 필드영역으로 예정된 부분의 실리콘 기판을 일정두께 식각하여 트렌치를 형성하는 단계와, 절연막을 두껍게 하는 단계와, 상기 절연막의 일정두께를 케미칼 메카니칼 폴리싱으로 제거하여 게이트 전극 상부에서 그 표면이 평탄하게 되도록 하는 단계를 포함하는 반도체 소자 제조방법.
  6. 제1항에 있어서, 상기 트렌치 상부에 형성되는 절연막은 산화막 계통의 절연막인 것을 특징으로 하는 반도체소자 제조방법.
  7. 제6항에 있어서, 상기 절연막은 3000 -20000Å 두께로 증착하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제5항 또는 제7항에 있어서, 상기 케미칼 메카니칼 폴리싱의 타켓을 1000-19000Å 두께로 설정하는 것을 특징으로 하는 반도체소자 제조방법.
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