KR0175518B1 - 반도체 소자에서의 금속배선의 구조 및 그 제조 방법 - Google Patents

Abstract

본 발명은 반도체 공정에서 형성되는 금속 배선에 관한 것으로, 실리콘 기판에 특정 도전형의 활성영역을 형성하는 제1공정과; 실리콘 기판의 상부전면에 대하여 순차적으로 절연막과 산화막을 증착시키는 제2공정과; 생성되어진 절연막에는 콘택홀에 대응하는 영역과 산화막에는 금속 배선에 대응하는 영역을 동시에 식각하는 제3공정; 및 식각되어진 트렌치 영역에 금속막을 형성시키는 제4공정을 포함하는 것을 특징으로 하는 반도체 소자에서의 금속 배선의 제조 공정을 제공하면, 금속막 증착을 위한 배선 영역과 콘택홀 영역이 동시에 형성되므로 제작 공정이 감소하고 특히, 다층 배선 공정의 스택비아 구조 형성에 유용한 효과가 있다.

Description

반도체 소자에서의 금속 배선의 구조 및 그 제조 방법

제1도는 반도체 제조 공정상에서 메탈 콘택을 생성하는 종래의 공정에 따른 간략 예시도.

제2도는 제1도의 과정을 통하여 생성된 금속 배선의 보호를 위해 상부 구조의 전면에 대하여 절연막을 증착시킨 실시예.

제3도는 제2도와 다른 실시예.

제4도는 본 발명에 따라 메탈 콘택을 생성하는 공정에 따른 예시도.

* 도면의 주요 부분에 대한 부호의 설명

10 : 실리콘 기판 11, 16 : 포토레지스터

12 : 활성영역 13, 18 : 절연막

14 : 폴리실리콘막 15 : 산화막

17 : 금속막

본 발명은 반도체 공정에서 형성되는 금속 배선에 관한 것으로, 제작공정의 반복성을 피하고 제작 완료시의 구조적인 불합리함을 줄이기 위한 반도체 소자에서의 금속 배선의 구조 및 그 제조 방법에 관한 것이다.

일반적으로, 반도체 소자의 제조 공정중 금속막 형성 공정은 각 분리 소자의 연결을 위한 매우 주요한 공정이라 할 수 있는데, 종래에는 금속 배선을 형성함에 있어서 콘택홀 오픈을 위한 습식-건식 또는 건식-습식-건식 식각전 평탄화를 위해서 절연막의 리플로우 스탭을 실시한다. 콘택홀과 배선 형성한 후 일차로 중간 절연막을 증착하며 에치백이나 씨엠피(CMP)공정을 이용 평탄화를 시도한 후 이차 층간 절연막 증착후 후속공정을 진행한다.

상기와 같은 종전의 방식을 첨부한 제1도 내지 제3도를 참조하여 간략히 살펴보면 다음과 같다.

제1도는 반도체 제조 공정상에서 메탈 콘택을 생성하는 종래의 공정에 따른 예를 도시하고 있다.

실리콘 기판(1)위에 포토레지스터(2)를 균일 성장시킨 후 사진 식각 과정을 통해 임의의 영역에 대하여 상기 실리콘 기판(1)의 표면을 노출시키게 된다. 이후, 고농도 이온 주입 공정을 통하여 활성영역(3)을 형성하게 된다(제1(a)도 참조).

상기 과정을 통해 활성영역(3)이 형성되면 실리콘 기판(1)의 표면에 형성되어 있는 포토레지스터(2)를 제거한 후 순차적으로 저온산화막(4)과 절연막(5)을 각각 임의의 두께로 증착시키고 이어 평탄화를 위해 리플로우를 실시한다. 이때, 상기 절연막(4)은 비피에스지(BPSG)와 같은 리플로우가 잘되는 특성을 지닌다(제1(b)도 참조).

이후, 실리콘 기판(1)위에 증착되어 있는 저온산화막(4)과 절연막(5)에 대해 지향식각과 수직식각을 통하여 상기 활성영역(3)을 노출시키는 트렌치를 형성하며 이를 콘택홀(6)이라 한다(제1(c)도 참조).

상기 공정을 통하여 콘택홀(6)의 형성이 완료되면 소정 두께의 금속막(7)을 전면에 걸쳐 증착하고 사진 작업과 식각 공정을 통해 상기 콘택홀(6) 주변의 소정 영역에만 금속막(7)을 잔존시켜 이를 금속배선으로 사용할 수 있도록 한다(제1(d)도 참조).

상기와 같은 공정을 통하여 형성된 금속 배선의 보호를 위해 상부 구조의 전면에 대하여 절연막을 증착시킨 실시예의 형태가 첨부한 제2도와 제3도에 도시되어 있다.

제2도에 도시되어 있는 형태는 형성된 금속 배선를 포함한 절연막(5)의 전면에 금속 배선의 보호를 위한 일차 절연막(8)을 증착시킨 상태의 실시예를 도시하고 있다. 그러나, 이와 같은 상태의 구조는 모폴리지(Morphology)가 대단히 나쁘다는 문제점을 내포하고 있다.

이와 같은 문제점을 해소하기 위해 개량된 종래의 형태가 첨부한 제3도에 도시되어 있는 경우와 같이, 상기 제2도에 도시되어 있는 일차 절연막(8)을 에치백 공정을 통해 평탄화 시킨 후, 평탄화 되어진 상기 일차 절연막(8)위에 이차 절연막(9)을 증착하는 것이다.

그러나, 상기와 같은 기존의 방식에 따른 제작공정은 단위 공정 스텝의 되풀이되는 반복 공정에 의해 수행되므로, 다층 배선 공정으로 갈수록 평탄화, 콘택홀 충입, 금속 배선간 절연막 채우기 등의 많은 문제점들이 내포되어 있다.

상기와 같은 문제점들을 해소하기 위한 본 발명이 목적은 식각 공정시 필요한 금속막의 폭만큼 창을 오픈하고 동시에 콘택홀을 오픈하는 방식을 사용하여 금속 증착후 배선과 홀 충입이 동시에 수행하도록 하기위한 금속 배선의 구조 및 그 제조 방법을 제공하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 특징은, 고농도 이온 주입 공정을 통하여 기판의 특정 영역에 형성되는 활성영역과, 상기 기판의 상부에 소정의 두께로 증착 형성되고 상기 활성영역의 일부가 노출되도록 식각되어 제1트렌치가 형성되어 있는 제1절연막과, 상기 제1절연막위에 소정의 두께로 증착 형성되고 상기 트렌치를 중심으로 상기 활성영역의 영역보다 큰 영역에 해당하는 상기 제1절연막이 노출되도록 식각되어 제2트렌치가 형성되어 있는 산화막과, 상기 산화막과 제1절연막에 형성되어 있는 제1, 제2트렌치 영역을 채우도록 형성되어진 금속막, 및 상기 금속막과 산화막위에 증착되며 균일한 소정 두께의 유지하는 제2절연막을 포함하는 데 있다.

상기 목적을 달성하기 위한 본 발명의 다른 특징은, 실리콘 기판에 특정 도전형의 활성영역을 형성하는 제1공정과, 상기 실리콘 기판의 상부전면에 대하여 순차적으로 절연막과 산화막을 증착시키는 제2공정과, 상기 제2공정을 통하여 생성되어진 절연막에는 콘택홀에 대응하는 영역과 상기 산화막에는 금속 배선에 대응하는 영역을 동시에 식각하는 제3공정, 및 상기 제3공정을 통하여 식각되어진 트렌치 영역에 금속막을 형성시키는 제4공정을 포함하는 데 있다.

또한, 상기 목적을 달성하기 위한 본 발명의 부가적인 특징은, 상기 제2공정에 있어서, 상기 실리콘 기판의 상부전면에 대하여 제1두께의 절연막을 증착시키는 제1단계와, 증착되어진 절연막 위에 제2두께의 폴리실리콘막을 증착시키는 제2단계와, 상기 활성영역에 대하여 제1크기 영역의 절연막이 노출되도록 상기 폴리실리콘막을 오픈시키는 제3단계, 및 잔존하는 폴리실리콘막을 산화시켜 산화막을 생성시키되 절연막이 노출되는 영역을 제2크기 영역으로 변화시키는 제4단계를 포함하는 데 있다.

또한, 상기 목적을 달성하기 위한 본 발명의 좀더 부가적인 특징은, 상기 폴리실리콘막을 증착을 위한 제2단계에 있어서, 생성되는 폴리실리콘막의 두께는 상기 제1단계에서 생성되는 절연막의 두께에 비하여 상대적으로 얇은 데 있다.

또한, 상기 목적을 달성하기 위한 본 발명의 좀더 부가적인 특징은, 절연막이 노출되도록 상기 폴리실리콘막을 오픈시키는 제3단계에 있어서, 오픈되는 상기 폴리실리콘막의 제1크기 영역은 상기 제2크기 영역에 상기 폴리실리콘막의 두께의 두배의 크기를 더한 만큼으로 형성하는 데 있다.

또한, 상기 목적을 달성하기 위한 본 발명의 좀더 부가적인 특징은, 오픈되는 상기 산화막의 제2크기 영역은 설계상 형성되어야 할 콘택홀의 크기에 대응하도록 하는 데 있다.

또한, 상기 목적을 달성하기 위한 본 발명의 부가적인 특징은, 상기 제3과정에 있어서, 상기 산화막의 영역중 상기 절연막이 노출되는 영역을 중심으로 제3크기 영역의 산화막이 노출되도록 포토레지스터를 오픈시켜 형성시키는 제1단계와, 상기 포토레지스터가 오픈되어 있는 영역을 통해 노출되어 있는 산화막을 식각시켜 상기 절연막이 노출되도록 하는 제2단계, 및 상기 제2단계와 동시에 상기 산화막이 오픈되어 있는 영역을 통해 노출되어 있는 상기 절연막을 식각시켜 상기 실리콘 기판에 형성되어 있던 활성영역이 노출되도록 하는 제3단계를 포함하는 데 있다.

상기한 특징에 의하여, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.

제4도는 본 발명에 따라 메탈 콘택을 생성하는 공정에 따른 세부 공정 예시도로서, 에피나 실리콘 기판(10)위에 포토레지스터(11)를 균일 성장시킨 후 사진 식각과정을 통해 임의의 영역에 대하여 상기 실리콘 기판(10)의 표면을 노출시키게 된다. 이후, 고농도 이온 주입 공정을 통하여 활성영역(12)을 형성하게 된다(제4(a)도 참조).

상기 과정을 통해 활성영역(12)이 형성되면 실리콘 기판(10)의 표면에 형성되어 있는 포토레지스터(11)를 제거한 후 순차적으로 절연막(13)과 폴리실리콘막(14)을 오픈시킨다. 이때, 오픈되는 폴리실리콘막(14)의 영역의 크기는 설계상 형성되어야 할 콘택홀의 크기에 상기 폴리실리콘막(14)의 두께의 두배의 크기를 더한 만큼의 크기이다(제4(b)도 참조).

이후, 상기 폴리실리콘막(14)을 산화시켜 산화막(15)을 생성시키는데, 산화막(15)의 생성 완료시 상기 절연막(13)이 노출되는 영역의 크기는 설계상 형성되어야 할 콘택홀의 크기에 대응하도록 한다(제4(c)도 참조).

상술한 과정에 의하여 산화막(15)의 생성이 완료되면, 상기 산화막(15)의 영역중 상기 절연막(13)이 노출되는 영역을 중심으로 설계상 금속 배선의 폭에 대응하는 영역을 제외한 모든 영역에 대하여 포토레지스터(16)를 형성시키게 된다(제4(d)도 참조).

상기의 과정 이후 식각 공정을 수행하면, 상기 포토레지스터(16)가 오픈되어 있는 영역을 통해 노출되어 있는 산화막(15)이 식각되어 산화막(15)의 아래에 형성되어 있는 절연막(13)이 노출된다. 이때, 상기 산화막(15)이 오픈되어 있는 영역을 통해 노출되어 있는 상기 절연막(13) 또한 동시에 식각되므로써, 상기 절연막(13)의 아래 실리콘 기판(10)에서 이온이 주입되어 있는 활성영역(12) 역시 노출되게 된다(제4(e)도 참조).

상기 활성영역(12)을 노출시키는 상기 절연막(13)의 식각 영역을 콘택홀이라 할 수 있으며, 상기와 같이 콘택홀이 완성되면 상기 포토레지스터(16)를 제거하고 상기 산화막(15)과 절연막(13)이 오픈되어 있는 영역에만 금속막(17)을 형성시키게 된다(제4(f)도 참조).

상기 금속막(17)이 형성되면 전면에 걸처 절연막(18)을 형성한다(제4(g)도 참조).

상술한 바와 같이 본 발명에 따른 금속 배선의 구조 및 그 제조 방법을 제공하면, 금속막 증착을 위한 배선 영역과 콘택홀 영역이 동시에 형성되므로 제작 공정이 감소하고 특히, 다층 배선 공정의 스택비아 구조 형성에 유용한 효과가 있다.

Claims (7)

1. 고농도 이온 주입 공정을 통하여 기판의 특정 영역에 형성되는 활성영역과; 상기 기판의 상부에 소정의 두께로 증착 형성되고 상기 활성영역의 일부가 노출되도록 식각되어 제1트렌치가 형성되어 있는 제1절연막과; 상기 제1절연막 위에 소정의 두께로 증착 형성되고 상기 트렌치를 중심으로 상기 활성영역의 영역보다 큰 영역에 해당하는 상기 제1절연막이 노출되도록 식각되어 제2트렌치가 형성되어 있는 산화막과; 상기 산화막과 제1절연막에 형성되어 있는 제1, 제2트렌치 영역을 채우도록 형성되어진 금속막; 및 상기 금속막과 산화막위에 증착되며 균일한 소정 두께의 유지하는 제2절연막을 포함하는 것을 특징으로 하는 반도체 소자에서의 금속 배선의 구조.
2. 실리콘 기판에 특정 도전형의 활성영역을 형성하는 제1공정과; 상기 실리콘 기판의 상부전면에 대하여 순차적으로 절연막과 산화막을 증착시키는 제2공정과; 상기 제2공정을 통하여 생성되어진 절연막에는 콘택홀에 대응하는 영역과 상기 산화막에는 금속 배선에 대응하는 영역을 동시에 식각하는 제3공정; 및 상기 제3공정을 통하여 식각되어진 트렌치 영역에 금속막을 형성시키는 제4공정을 포함하는 것을 특징으로 하는 반도체 소자에서의 금속 배선의 제조 공정.
3. 제2항에 있어서, 상기 제2공정은 상기 실리콘 기판의 상부전면에 대하여 제1두께의 절연막을 증착시키는 제1단계와; 증착되어진 절연막 위에 제2두께의 폴리실리콘막을 증착시키는 제2단계와; 상기 활성영역에 대하여 제1크기 영역의 절연막이 노출되도록 상기 폴리실리콘막을 오픈시키는 제3단계; 및 잔존하는 폴리실리콘막을 산화시켜 산화막을 생성시키되 절연막이 노출되는 영역을 제2크기 영역으로 변화시키는 제4단계를 포함하는 것을 특징으로 하는 반도체 소자에서의 금속 배선의 제조 공정.
4. 제3항에 있어서, 상기 제2단계에서 생성되는 폴리실리콘막이 두께(제2두께)는 상기 제1단계에서 생성되는 절연막의 두께(제1두께)에 비하여 상대적으로 얇은 것을 특징으로 하는 반도체 소자에서의 금속 배선의 제조 공정.
5. 제3항에 있어서, 상기 제3단계에서 오픈되는 상기 폴리실리콘막의 제1크기 영역은 상기 제2크기 영역에 상기 폴리실리콘막의 두께의 두배의 크기를 더한 만큼으로 형성하는 것을 특징으로 하는 반도체 소자에서의 금속 배선의 제조 공정.
6. 제3항에 있어서, 상기 제4단계에서 오픈되는 상기 산화막의 제2크기 영역은 설계상 형성되어야 할 콘택홀의 크기에 대응하도록 하는 것을 특징으로 하는 반도체 소자에서의 금속 배선의 제조 공정.
7. 제2항 또는 제3항에 있어서, 제3과정은 상기 산화막의 영역중 상기 절연막이 노출되는 영역을 중심으로 제3크기 영역의 산화막이 노출되도록 포토레지스터를 오픈시켜 형성시키는 제1단계와; 상기 포토레지스터가 오픈되어 있는 영역을 통해 노출되어 있는 산화막을 식각시켜 상기 절연막이 노출되도록 하는 제2단계; 및 상기 제2단계와 동시에 상기 산화막이 오픈되어 있는 영역을 통해 노출되어 있는 상기 절연막을 식각시켜 상기 실리콘 기판에 형성되어 있던 활성영역이 노출되도록 하는 제3단계를 포함하는 것을 특징으로 하는 반도체 소자에서의 금속 배선의 제조 공정.