JP3407023B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3407023B2 JP3407023B2 JP12802999A JP12802999A JP3407023B2 JP 3407023 B2 JP3407023 B2 JP 3407023B2 JP 12802999 A JP12802999 A JP 12802999A JP 12802999 A JP12802999 A JP 12802999A JP 3407023 B2 JP3407023 B2 JP 3407023B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- element isolation
- manufacturing
- isolation
- heat treatment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、微細なデザインルールに基づいて形
成される半導体基板内に分離幅及び分離深さのそれぞれ
異なる素子分離溝を形成するのに好適な半導体装置の製
造方法に関する。
方法に関し、特に、微細なデザインルールに基づいて形
成される半導体基板内に分離幅及び分離深さのそれぞれ
異なる素子分離溝を形成するのに好適な半導体装置の製
造方法に関する。
【０００２】
【従来の技術】フラッシュメモリ等の半導体装置が微細
化するに伴い、半導体装置内に形成されている多数のト
ランジスタ素子間を電気的に分離する必要がある。この
電気的分離方法として、従来より素子間分離領域の半導
体基板表面を選択的に酸化するＬＯＣＯＳ（Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）技術が
採用されてきた。
化するに伴い、半導体装置内に形成されている多数のト
ランジスタ素子間を電気的に分離する必要がある。この
電気的分離方法として、従来より素子間分離領域の半導
体基板表面を選択的に酸化するＬＯＣＯＳ（Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）技術が
採用されてきた。
【０００３】しかし、このＬＯＣＯＳ法においては、半
導体基板の深さ方向だけでなく幅方向へも等方的に酸化
されてバーズビークが発生するため、分離領域に無用な
広がりが発生してしまう。半導体装置が微細化するに伴
い、バーズビークによるチップ上の無駄なスペースが無
視できなくなってきた。
導体基板の深さ方向だけでなく幅方向へも等方的に酸化
されてバーズビークが発生するため、分離領域に無用な
広がりが発生してしまう。半導体装置が微細化するに伴
い、バーズビークによるチップ上の無駄なスペースが無
視できなくなってきた。
【０００４】そこで、素子間分離領域の占有面積を縮小
するために、半導体基板に素子分離溝（トレンチ）を形
成し、この素子分離溝内にシリコン酸化膜などの誘電体
材料を埋め込むトレンチアイソレーション技術が注目さ
れるようになった。
するために、半導体基板に素子分離溝（トレンチ）を形
成し、この素子分離溝内にシリコン酸化膜などの誘電体
材料を埋め込むトレンチアイソレーション技術が注目さ
れるようになった。
【０００５】ここで、このトレンチアイソレーション技
術を使用して、半導体装置（フラッシュメモリ）を製造
するための従来の製造方法を図４（ａ）〜（ｃ）を用い
て説明する。
術を使用して、半導体装置（フラッシュメモリ）を製造
するための従来の製造方法を図４（ａ）〜（ｃ）を用い
て説明する。
【０００６】まず，図４（ａ）に示すように、シリコン
基板50上に，熱酸化によりシリコン酸化膜56を形成し，
さらに，その上に、シリコン窒化膜58をＣＶＤ法により
堆積する。ここで、シリコン基板５０は、メモリセル形
成領域５２と周辺回路領域５４とに分けられる。
基板50上に，熱酸化によりシリコン酸化膜56を形成し，
さらに，その上に、シリコン窒化膜58をＣＶＤ法により
堆積する。ここで、シリコン基板５０は、メモリセル形
成領域５２と周辺回路領域５４とに分けられる。
【０００７】次に，図４（ｂ）に示すように、フォトレ
ジスト60を塗布し，フォトリソグラフィ（ＰＲ）工程に
て素子分離溝を形成するためのパターンニングを行った
後，素子分離溝となる部分のシリコン窒化膜58とシリコ
ン酸化膜56をエッチングにより除去する。
ジスト60を塗布し，フォトリソグラフィ（ＰＲ）工程に
て素子分離溝を形成するためのパターンニングを行った
後，素子分離溝となる部分のシリコン窒化膜58とシリコ
ン酸化膜56をエッチングにより除去する。
【０００８】次に，図４（ｃ）に示すように、フォトレ
ジスト60を剥離後，残っているシリコン窒化膜58とシリ
コン酸化膜56をマスクとして，シリコン基板50をエッチ
ングし，第１の素子分離溝６２（図では、一例として、
２つ分離溝が示されている）と第２の素子分離溝６４と
を形成する。
ジスト60を剥離後，残っているシリコン窒化膜58とシリ
コン酸化膜56をマスクとして，シリコン基板50をエッチ
ングし，第１の素子分離溝６２（図では、一例として、
２つ分離溝が示されている）と第２の素子分離溝６４と
を形成する。
【０００９】ここで、 図５は，この段階での平面図を
示しており，図５中のＢ−Ｂ’の断面図が図４（ｃ）に
対応している。図５に示されているように、第１の素子
分離溝６２はメモリセル領域５２内に形成され、第２の
素子分離溝６４は周辺回路領域５４内に形成されてい
る。
示しており，図５中のＢ−Ｂ’の断面図が図４（ｃ）に
対応している。図５に示されているように、第１の素子
分離溝６２はメモリセル領域５２内に形成され、第２の
素子分離溝６４は周辺回路領域５４内に形成されてい
る。
【００１０】その後，第１及び第２の素子分離溝内にシ
リコン酸化膜を埋め込み，ＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平
坦化処理を行い，シリコン窒化膜58とシリコン酸化膜56
を取り除くことで，素子分離（トレンチアイソレーショ
ン）が行われる。
リコン酸化膜を埋め込み，ＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平
坦化処理を行い，シリコン窒化膜58とシリコン酸化膜56
を取り除くことで，素子分離（トレンチアイソレーショ
ン）が行われる。
【００１１】このようにして作成した半導体装置では，
メモリセル領域52内に形成された分離幅の狭い第１の素
子分離溝62と、周辺回路領域54内に形成された分離幅の
広い第２素子分離溝64との間で、溝の深さが同じになっ
ている。このような，半導体装置（フラッシュメモリ）
では，次のような問題がある。
メモリセル領域52内に形成された分離幅の狭い第１の素
子分離溝62と、周辺回路領域54内に形成された分離幅の
広い第２素子分離溝64との間で、溝の深さが同じになっ
ている。このような，半導体装置（フラッシュメモリ）
では，次のような問題がある。
【００１２】素子分離溝の深さを深くしすぎると，分離
幅が狭いメモリセル領域52内の第１素子分離溝62は，溝
深さと分離幅のアスペクト比が大きくなり，溝の底の部
分に後工程の熱処理による欠陥が発生しやすく，接合リ
ークが発生してしまい不良の原因となる。
幅が狭いメモリセル領域52内の第１素子分離溝62は，溝
深さと分離幅のアスペクト比が大きくなり，溝の底の部
分に後工程の熱処理による欠陥が発生しやすく，接合リ
ークが発生してしまい不良の原因となる。
【００１３】しかし，素子分離溝深さを浅くしすぎる
と，図６のような周辺回路領域54のトランジスタのソー
ス・ドレイン（ＳＤ）領域84に高電圧（１５〜２０Ｖ程
度）がかかるため，第２の素子分離溝64の底の深さに形
成され電気的な分離をするために必要な高濃度不純物領
域86とＳＤ領域84の距離が近づきすぎて接合耐圧が確保
できなくなり、不良の原因となる。
と，図６のような周辺回路領域54のトランジスタのソー
ス・ドレイン（ＳＤ）領域84に高電圧（１５〜２０Ｖ程
度）がかかるため，第２の素子分離溝64の底の深さに形
成され電気的な分離をするために必要な高濃度不純物領
域86とＳＤ領域84の距離が近づきすぎて接合耐圧が確保
できなくなり、不良の原因となる。
【００１４】そのために，メモリセル領域52での接合リ
ークを抑制しつつ，周辺回路領域54でトランジスタの接
合耐圧を確保することが可能な溝素子分離を用いたフラ
ッシュメモリを製造することは困難であった。
ークを抑制しつつ，周辺回路領域54でトランジスタの接
合耐圧を確保することが可能な溝素子分離を用いたフラ
ッシュメモリを製造することは困難であった。
【００１５】そのために，大幅な工程数の増加なく，分
離幅の狭い素子分離溝深さを浅く，分離幅の広い素子分
離溝深さを深くする半導体装置の製造方法が必要となっ
た。このような製造方法の一例が特開平９−２６０４８
５号に開示されている。
離幅の狭い素子分離溝深さを浅く，分離幅の広い素子分
離溝深さを深くする半導体装置の製造方法が必要となっ
た。このような製造方法の一例が特開平９−２６０４８
５号に開示されている。
【００１６】この従来技術は、半導体基板中に分離幅及
び分離深さの異なる複数の素子分離溝（トレンチ）を一
回のエッチング工程で同時に形成するものである。具体
的には、複数の素子分離溝の形成工程において、深さの
浅い分離溝の開口幅を深さの深い分離溝の開口幅よりも
狭く設定すると共に、浅い分離溝においてマイクロロー
ディング効果が発生するプラズマ条件を採用するもので
ある。
び分離深さの異なる複数の素子分離溝（トレンチ）を一
回のエッチング工程で同時に形成するものである。具体
的には、複数の素子分離溝の形成工程において、深さの
浅い分離溝の開口幅を深さの深い分離溝の開口幅よりも
狭く設定すると共に、浅い分離溝においてマイクロロー
ディング効果が発生するプラズマ条件を採用するもので
ある。
【００１７】ここで、マイクロローディング効果とは、
周知のように、エッチングマスクの開口幅が微細で、こ
のエッチングマスクをも含めた被エッチング膜の開口部
のアスペクト比が大である構造体において発生するエッ
チングレートの低下現象である。このマイクロローディ
ング効果は、アスペクト比が約３以上から発生する。
周知のように、エッチングマスクの開口幅が微細で、こ
のエッチングマスクをも含めた被エッチング膜の開口部
のアスペクト比が大である構造体において発生するエッ
チングレートの低下現象である。このマイクロローディ
ング効果は、アスペクト比が約３以上から発生する。
【００１８】
【発明が解決しようとする課題】上述のように、上記従
来技術は、シリコン基板のエッチング時のマイクロロー
ディング効果を用いるものであり，狭い素子分離溝のア
スペクト比が約３以上の場合にしか用いることができず
問題であった。
来技術は、シリコン基板のエッチング時のマイクロロー
ディング効果を用いるものであり，狭い素子分離溝のア
スペクト比が約３以上の場合にしか用いることができず
問題であった。
【００１９】そこで、本発明は、上記従来技術の問題点
に鑑みてなされたなされたものであり、その目的とする
ところは、半導体基板中に分離幅及び分離深さの異なる
複数の素子分離溝を、マイクロローディング効果を使用
することなく、かつ大幅な工程数の増加なしで形成する
ことが可能な半導体装置の製造方法を提供することにあ
る。
に鑑みてなされたなされたものであり、その目的とする
ところは、半導体基板中に分離幅及び分離深さの異なる
複数の素子分離溝を、マイクロローディング効果を使用
することなく、かつ大幅な工程数の増加なしで形成する
ことが可能な半導体装置の製造方法を提供することにあ
る。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、半導体基板中に、第１の分離幅を有す
る第１の素子分離溝と、第１の分離幅より広い第２の分
離幅を有する第２の素子分離溝とを形成するため半導体
装置の製造方法において、第１及び第２の分離幅に対応
するマスクを半導体基板上に形成し、このマスクを使用
して、半導体基板中に、第１及び第２の素子分離溝をそ
の分離深さが実質的に同じ深さになるまでエッチング
し、その後、第１の素子分離溝の分離深さが、第２の素
子分離溝の分離深さより浅くなるように熱処理を行う。
に、本発明では、半導体基板中に、第１の分離幅を有す
る第１の素子分離溝と、第１の分離幅より広い第２の分
離幅を有する第２の素子分離溝とを形成するため半導体
装置の製造方法において、第１及び第２の分離幅に対応
するマスクを半導体基板上に形成し、このマスクを使用
して、半導体基板中に、第１及び第２の素子分離溝をそ
の分離深さが実質的に同じ深さになるまでエッチング
し、その後、第１の素子分離溝の分離深さが、第２の素
子分離溝の分離深さより浅くなるように熱処理を行う。
【００２１】前記エッチングは、第１の素子分離溝中の
最も分離幅の狭い部分におけるテーパー角が、約７０度
から８０度の範囲に入るような条件の下に行われるのが
好ましい。
最も分離幅の狭い部分におけるテーパー角が、約７０度
から８０度の範囲に入るような条件の下に行われるのが
好ましい。
【００２２】この場合、前記最も分離幅の狭い部分は、
第１の素子分離溝の底部である。
第１の素子分離溝の底部である。
【００２３】また、前記エッチングは、第１の素子分離
溝のアスペクト比が１．５以上、第２の素子分離溝のア
スペクト比が１以下になるような条件で行われることが
望ましい。
溝のアスペクト比が１．５以上、第２の素子分離溝のア
スペクト比が１以下になるような条件で行われることが
望ましい。
【００２４】この場合、前記第１の素子分離溝のアスペ
クト比は、ほぼ３未満であることが好ましい。
クト比は、ほぼ３未満であることが好ましい。
【００２５】また、前記熱処理は、フッ酸による前処理
が行われた後に実施されるのが望ましい。
が行われた後に実施されるのが望ましい。
【００２６】前記熱処理は、例えば、水素雰囲気中で実
施される。
施される。
【００２７】また、前記熱処理は、ハロゲンガスの雰囲
気中で実施しても良い。
気中で実施しても良い。
【００２８】また、前記熱処理は、水素とハロゲンガス
との混合ガスの雰囲気中で実施しても良い。
との混合ガスの雰囲気中で実施しても良い。
【００２９】さらに、前記熱処理は、水素とハロゲン化
合物の混合ガスの雰囲気中で実施しても良い。
合物の混合ガスの雰囲気中で実施しても良い。
【００３０】前記熱処理は、エッチング時に鋭角となっ
た第１の素子分離溝の底部を丸くするように実施され
る。
た第１の素子分離溝の底部を丸くするように実施され
る。
【００３１】ここで、前記半導体装置は、フラッシュメ
モリであり、第１の素子分離溝はメモリセル領域に形成
され、第２の素子分離溝は、周辺回路領域に形成され
る。
モリであり、第１の素子分離溝はメモリセル領域に形成
され、第２の素子分離溝は、周辺回路領域に形成され
る。
【００３２】前記マスクは、半導体基板上にシリコン酸
化膜を形成し、その上にシリコン窒化膜を形成した後、
フォトレジストを全面に塗布し、その後、フォトリソグ
ラフィ工程によりパターンニングを行った後に、このパ
ターンニングされたレジストパターンに基づいてシリコ
ン酸化膜とシリコン窒化膜とを除去することにより形成
される。
化膜を形成し、その上にシリコン窒化膜を形成した後、
フォトレジストを全面に塗布し、その後、フォトリソグ
ラフィ工程によりパターンニングを行った後に、このパ
ターンニングされたレジストパターンに基づいてシリコ
ン酸化膜とシリコン窒化膜とを除去することにより形成
される。
【００３３】前記熱処理を行った後、さらに、前記第１
及び第２の素子分離溝内にシリコン酸化膜を埋め込み、
平坦化処理を実施した後、前記マスクを除去するように
する。
及び第２の素子分離溝内にシリコン酸化膜を埋め込み、
平坦化処理を実施した後、前記マスクを除去するように
する。
【００３４】
【発明の実施の形態】（第１の実施の形態）分離幅の狭
い素子分離溝深さを浅く，分離幅の広い素子分離溝深さ
を深くする半導体装置（例えば、フラッシュメモリ）の
製造方法を図１（ａ）〜（ｄ）を用いて説明する。
い素子分離溝深さを浅く，分離幅の広い素子分離溝深さ
を深くする半導体装置（例えば、フラッシュメモリ）の
製造方法を図１（ａ）〜（ｄ）を用いて説明する。
【００３５】まず，図１（ａ）に示すように、シリコン
基板10上に，熱酸化によりシリコン酸化膜16を形成し，
さらに，その上に、シリコン窒化膜18をＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法に
より堆積する。ここで、シリコン基板１０は、メモリセ
ル領域１２と周辺回路領域１４とに分かれる。
基板10上に，熱酸化によりシリコン酸化膜16を形成し，
さらに，その上に、シリコン窒化膜18をＣＶＤ（Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法に
より堆積する。ここで、シリコン基板１０は、メモリセ
ル領域１２と周辺回路領域１４とに分かれる。
【００３６】次に，図１（ｂ）に示すように、フォトレ
ジスト20を塗布し，フォトリソグラフィ（ＰＲ）工程に
て素子分離溝のパターンニングを行った後，素子分離溝
となる部分のシリコン窒化膜18とシリコン酸化膜16をエ
ッチングにより除去する。
ジスト20を塗布し，フォトリソグラフィ（ＰＲ）工程に
て素子分離溝のパターンニングを行った後，素子分離溝
となる部分のシリコン窒化膜18とシリコン酸化膜16をエ
ッチングにより除去する。
【００３７】次に，図１（ｃ）に示すように、フォトレ
ジスト20を剥離後，残っているシリコン窒化膜18とシリ
コン酸化膜16をマスクとして，シリコン基板10をエッチ
ングし，第１の素子分離溝２２（図では、一例として２
つの分離溝が示されている）と第２の素子分離溝２４を
それぞれ形成する。ここで、第１の素子分離溝２２はメ
モリセル領域１２内に形成され、第２の素子分離溝は周
辺回路領域１４内に形成される。
ジスト20を剥離後，残っているシリコン窒化膜18とシリ
コン酸化膜16をマスクとして，シリコン基板10をエッチ
ングし，第１の素子分離溝２２（図では、一例として２
つの分離溝が示されている）と第２の素子分離溝２４を
それぞれ形成する。ここで、第１の素子分離溝２２はメ
モリセル領域１２内に形成され、第２の素子分離溝は周
辺回路領域１４内に形成される。
【００３８】このときのエッチング条件は，メモリセル
領域12内の第１素子分離溝22のように，最も分離幅の狭
いところでのテーパー角が７０〜８０度になる条件で行
う。
領域12内の第１素子分離溝22のように，最も分離幅の狭
いところでのテーパー角が７０〜８０度になる条件で行
う。
【００３９】また，このとき，溝深さは，メモリセル領
域12内の分離幅の狭い第１素子分離溝22でアスペクト比
が１．５以上，周辺回路領域14内の分離幅の広い第２素
子分離溝24でアスペクト比が１以下になるように設定す
る。
域12内の分離幅の狭い第１素子分離溝22でアスペクト比
が１．５以上，周辺回路領域14内の分離幅の広い第２素
子分離溝24でアスペクト比が１以下になるように設定す
る。
【００４０】例えば，メモリセル領域12内の第１素子分
離溝22の分離幅が０．２μｍ，周辺回路領域14内の第２
素子分離溝24の分離幅が０．４μｍで，シリコン基板10
のエッチング直後の溝深さを０．３μｍのように設定す
る。
離溝22の分離幅が０．２μｍ，周辺回路領域14内の第２
素子分離溝24の分離幅が０．４μｍで，シリコン基板10
のエッチング直後の溝深さを０．３μｍのように設定す
る。
【００４１】ここで、上記テーパー角とアスペクト比に
ついて、図２を用いて説明する。
ついて、図２を用いて説明する。
【００４２】図２には、メモリセル領域１２内に形成さ
れている第１の素子分離溝２２が示されている。第１の
素子分離溝２２の最も分離幅の狭い部分におけるテーパ
ー角とは、図示された例では、分離溝２２の底部におけ
るテーパー角を示す。また、上記アスペクト比とは、図
示されているように、分離幅と分離深さの比で表わせら
れる。
れている第１の素子分離溝２２が示されている。第１の
素子分離溝２２の最も分離幅の狭い部分におけるテーパ
ー角とは、図示された例では、分離溝２２の底部におけ
るテーパー角を示す。また、上記アスペクト比とは、図
示されているように、分離幅と分離深さの比で表わせら
れる。
【００４３】次に，図１に戻って、図１（ｄ）に示され
ているように、フッ酸により前処理を行った後，圧力約
１００Ｔｏｒｒの水素雰囲気中で９５０℃程度の熱処理
を６０秒ほど行う。 これらより、表面のシリコンが移
動し，分離幅の狭いメモリセル領域12の第１素子分離溝
22の深さが浅くなる。このとき，シリコン基板10のエッ
チング直後の溝深さを、例えば、０．３μｍとすると，
高温水素処理により，メモリセル領域12の第１素子分離
溝22の深さは０．２５〜０．２８μｍとなる。
ているように、フッ酸により前処理を行った後，圧力約
１００Ｔｏｒｒの水素雰囲気中で９５０℃程度の熱処理
を６０秒ほど行う。 これらより、表面のシリコンが移
動し，分離幅の狭いメモリセル領域12の第１素子分離溝
22の深さが浅くなる。このとき，シリコン基板10のエッ
チング直後の溝深さを、例えば、０．３μｍとすると，
高温水素処理により，メモリセル領域12の第１素子分離
溝22の深さは０．２５〜０．２８μｍとなる。
【００４４】フッ酸による前処理後，水素雰囲気中での
熱処理を行うことによる表面のシリコンの移動は，表面
エネルギーが高いほど起こりやすい。つまり，高温の水
素雰囲気中で表面のシリコンの表面エネルギーが最も低
く安定化するように，表面のシリコンが移動するのであ
る。
熱処理を行うことによる表面のシリコンの移動は，表面
エネルギーが高いほど起こりやすい。つまり，高温の水
素雰囲気中で表面のシリコンの表面エネルギーが最も低
く安定化するように，表面のシリコンが移動するのであ
る。
【００４５】上述のように、エッチング直後には、素子
分離溝２２の溝深さと分離幅のアスペクト比が１．５以
上になり、シリコン基板のエッチングのテーパー角が７
０〜８０度になっている。このような条件でエッチング
が行われると、素子分離溝２２の底の部分では鋭角にな
る。このような状態では，表面エネルギーを安定にする
ために底が丸くなり，溝深さが浅くなるのである。
分離溝２２の溝深さと分離幅のアスペクト比が１．５以
上になり、シリコン基板のエッチングのテーパー角が７
０〜８０度になっている。このような条件でエッチング
が行われると、素子分離溝２２の底の部分では鋭角にな
る。このような状態では，表面エネルギーを安定にする
ために底が丸くなり，溝深さが浅くなるのである。
【００４６】ここで、図３は，この段階での平面図を示
しており，Ａ−Ａ’の断面図が図１（ｄ）に対応する。
図３に示されているように、第１の素子分離溝２２は、
メモリセル領域１２内に形成され、第２の素子分離溝２
４は、周辺回路領域１４内に形成されている。
しており，Ａ−Ａ’の断面図が図１（ｄ）に対応する。
図３に示されているように、第１の素子分離溝２２は、
メモリセル領域１２内に形成され、第２の素子分離溝２
４は、周辺回路領域１４内に形成されている。
【００４７】その後，第１の素子分離溝２２及び第２の
素子分離溝２４にシリコン酸化膜を埋め込み，ＣＭＰ
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ）により平坦化を処理行い，シリコン窒化膜
18とシリコン酸化膜16を取り除くことで，素子分離が形
成される。
素子分離溝２４にシリコン酸化膜を埋め込み，ＣＭＰ
（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ）により平坦化を処理行い，シリコン窒化膜
18とシリコン酸化膜16を取り除くことで，素子分離が形
成される。
【００４８】このような方法を用いることにより，大幅
な工程数の増加なしで，メモリセル領域12内の分離幅の
狭い第１素子分離溝22深さを浅く，周辺回路領域14内の
分離幅の広い第２素子分離溝24深さを深くできる。この
結果、メモリセル領域１２での接合リークを抑制しつ
つ，周辺回路領域１４内のトランジスタの接合耐圧が確
保された溝素子分離を用いたフラッシュメモリを製造す
ることができる。
な工程数の増加なしで，メモリセル領域12内の分離幅の
狭い第１素子分離溝22深さを浅く，周辺回路領域14内の
分離幅の広い第２素子分離溝24深さを深くできる。この
結果、メモリセル領域１２での接合リークを抑制しつ
つ，周辺回路領域１４内のトランジスタの接合耐圧が確
保された溝素子分離を用いたフラッシュメモリを製造す
ることができる。
【００４９】（第２の実施の形態）第１の実施の形態で
は，高温の水素雰囲気中で表面のシリコンを移動させる
ことにより，分離幅の狭い素子分離溝の深さを浅くする
方法を述べた。しかしハロゲンガス，もしくは，水素と
ハロゲンの混合ガス、及び水素とハロゲン化合物の混合
ガスなどの雰囲気で同様の効果が得られる。
は，高温の水素雰囲気中で表面のシリコンを移動させる
ことにより，分離幅の狭い素子分離溝の深さを浅くする
方法を述べた。しかしハロゲンガス，もしくは，水素と
ハロゲンの混合ガス、及び水素とハロゲン化合物の混合
ガスなどの雰囲気で同様の効果が得られる。
【００５０】また，分離幅の狭いメモリセル領域12の第
１素子分離溝22のシリコン基板の溝エッチング時のテー
パー角をできるだけ小さくすると，それだけで図１
（ｂ）から図１（ｄ）の状態にすることができるので，
分離幅の狭い素子分離溝深さを浅く，分離幅の広い素子
分離溝深さを深くすることができる。
１素子分離溝22のシリコン基板の溝エッチング時のテー
パー角をできるだけ小さくすると，それだけで図１
（ｂ）から図１（ｄ）の状態にすることができるので，
分離幅の狭い素子分離溝深さを浅く，分離幅の広い素子
分離溝深さを深くすることができる。
【００５１】この場合にも，素子分離溝の底の部分では
鋭角になり，そのままにしておくと，後工程の熱処理で
欠陥が発生し不良の原因となるので，高温水素処理を用
いることにより底を丸くしておくことが望ましい。
鋭角になり，そのままにしておくと，後工程の熱処理で
欠陥が発生し不良の原因となるので，高温水素処理を用
いることにより底を丸くしておくことが望ましい。
【００５２】上記実施例では、エッチング時における溝
深さは，メモリセル領域12内の分離幅の狭い第１の素子
分離溝22でアスペクト比が１．５以上に設定されている
が、マイクロローディング効果を避けるためには、約３
以下にアスペクト比を設定するのが好ましい。
深さは，メモリセル領域12内の分離幅の狭い第１の素子
分離溝22でアスペクト比が１．５以上に設定されている
が、マイクロローディング効果を避けるためには、約３
以下にアスペクト比を設定するのが好ましい。
【００５３】又、上記実施例では、半導体装置として、
フラッシュメモリを例に取り説明したが、本発明は、フ
ラッシュメモリに限定されず、ＣＭＯＳ（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ ＭＯＳ）のような他の半導体装置にも
適用可能である。
フラッシュメモリを例に取り説明したが、本発明は、フ
ラッシュメモリに限定されず、ＣＭＯＳ（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ ＭＯＳ）のような他の半導体装置にも
適用可能である。
【００５４】
【発明の効果】本発明によれば、半導体基板中に分離幅
及び分離深さの異なる複数の素子分離溝を、マイクロロ
ーディング効果を使用することなく、かつ大幅な工程数
の増加なしで形成することができる。
及び分離深さの異なる複数の素子分離溝を、マイクロロ
ーディング効果を使用することなく、かつ大幅な工程数
の増加なしで形成することができる。
【００５５】さらに、本発明をフラッシュメモリに適用
した場合には、メモリセル領域での接合リークを抑制し
つつ，周辺回路領域内のトランジスタの接合耐圧を効果
的に確保することができる。
した場合には、メモリセル領域での接合リークを抑制し
つつ，周辺回路領域内のトランジスタの接合耐圧を効果
的に確保することができる。
【図１】（ａ）から（ｄ）は、本発明の半導体装置（フ
ラッシュメモリ）の製造工程を示す断面図である。
ラッシュメモリ）の製造工程を示す断面図である。
【図２】本発明の半導体装置（フラッシュメモリ）内に
形成された第１の素子分離溝のアスペクト比とテーパー
角とを示す断面図である。
形成された第１の素子分離溝のアスペクト比とテーパー
角とを示す断面図である。
【図３】図１（ｄ）に示す工程の直後の本発明の半導体
装置の平面図である。
装置の平面図である。
【図４】（ａ）から（ｃ）は、従来の半導体装置（フラ
ッシュモメリ）の製造工程を示す断面図である。
ッシュモメリ）の製造工程を示す断面図である。
【図５】図４（ｃ）に示す工程の直後の従来の半導体装
置の平面図である。
置の平面図である。
【図６】従来の半導体装置（フラッシュモメリ）の周辺
回路領域を示す断面図である。
回路領域を示す断面図である。
１０ シリコン基板
１２ メモリセル領域
１４ 周辺回路領域
１６ シリコン酸化膜
１８ シリコン窒化膜
２０ フォトレジスト
２２ 第１の素子分離溝
２４ 第２の素子分離溝
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
// Ｈ０１Ｌ 29/788
29/792
(56)参考文献 特開 平９−260485（ＪＰ，Ａ)
特開 平９−102586（ＪＰ，Ａ)
特開 平３−187229（ＪＰ，Ａ)
特開 平11−97521（ＪＰ，Ａ)
特開 昭63−18640（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/76 - 21/765
H01L 21/77
H01L 27/115
H01L 21/8247
H01L 29/788
H01L 29/792
Claims (14)
- 【請求項１】 半導体基板中に、第１の分離幅を有する
第１の素子分離溝と、第１の分離幅より広い第２の分離
幅を有する第２の素子分離溝とを形成するため半導体装
置の製造方法において、 第１及び第２の分離幅に対応するマスクを半導体基板上
に形成し、 このマスクを使用して、半導体基板中に、第１及び第２
の素子分離溝をその分離深さが実質的に同じ深さになる
までエッチングし、 その後、第１の素子分離溝の分離深さが、第２の素子分
離溝の分離深さより浅くなるように熱処理を行うことを
特徴とする半導体装置の製造方法。 - 【請求項２】 前記エッチングは、第１の素子分離溝中
の最も分離幅の狭い部分におけるテーパー角が、約７０
度から８０度の範囲に入るような条件の下に行われるこ
とを特徴とする請求項１の半導体装置の製造方法。 - 【請求項３】 前記最も分離幅の狭い部分は、第１の素
子分離溝の底部であることを特徴とする請求項２の半導
体装置の製造方法。 - 【請求項４】 前記エッチングは、第１の素子分離溝の
アスペクト比が１．５以上、第２の素子分離溝のアスペ
クト比が１以下になるような条件で行われることを特徴
とする請求項１の半導体装置の製造方法。 - 【請求項５】 前記第１の素子分離溝のアスペクト比
は、ほぼ３未満であることを特徴とする請求項４の半導
体装置の製造方法。 - 【請求項６】 前記熱処理は、フッ酸による前処理が行
われた後に実施されることを特徴とする請求項１の半導
体装置の製造方法。 - 【請求項７】 前記熱処理は、水素雰囲気中で実施され
ることを特徴とする請求項１の半導体装置の製造方法。 - 【請求項８】 前記熱処理は、ハロゲンガスの雰囲気中
で実施されることを特徴とする請求項１の半導体装置の
製造方法。 - 【請求項９】 前記熱処理は、水素とハロゲンガスとの
混合ガスの雰囲気中で実施されることを特徴とする請求
項１の半導体装置の製造方法。 - 【請求項１０】 前記熱処理は、水素とハロゲン化合物
の混合ガスの雰囲気中で実施されることを特徴とする請
求項１の半導体装置の製造方法。 - 【請求項１１】 前記熱処理は、エッチング時に鋭角と
なった第１の素子分離溝の底部を丸くするように実施さ
れることを特徴とする請求項１の半導体装置の製造方
法。 - 【請求項１２】 前記半導体装置は、フラッシュメモリ
であり、第１の素子分離溝はメモリセル領域に形成さ
れ、第２の素子分離溝は、周辺回路領域に形成されるこ
とを特徴とする請求項１の半導体装置の製造方法。 - 【請求項１３】 前記マスクは、半導体基板上にシリコ
ン酸化膜を形成し、その上にシリコン窒化膜を形成した
後、フォトレジストを全面に塗布し、その後、フォトリ
ソグラフィ工程によりパターンニングを行った後に、こ
のパターンニングされたレジストパターンに基づいて上
記シリコン酸化膜とシリコン窒化膜とを除去することに
より形成されることを特徴とする請求項１の半導体装置
の製造方法。 - 【請求項１４】 請求項１において、前記熱処理を行っ
た後、さらに、前記第１及び第２の素子分離溝内にシリ
コン酸化膜を埋め込み、平坦化処理を実施した後、前記
マスクを除去することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12802999A JP3407023B2 (ja) | 1999-05-10 | 1999-05-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12802999A JP3407023B2 (ja) | 1999-05-10 | 1999-05-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000323564A JP2000323564A (ja) | 2000-11-24 |
| JP3407023B2 true JP3407023B2 (ja) | 2003-05-19 |
Family
ID=14974750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12802999A Expired - Fee Related JP3407023B2 (ja) | 1999-05-10 | 1999-05-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3407023B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4537618B2 (ja) * | 2001-06-07 | 2010-09-01 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100466196B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 플래시 메모리 제조방법 |
| KR100959716B1 (ko) | 2002-12-30 | 2010-05-25 | 동부일렉트로닉스 주식회사 | 플래시 메모리의 제조 방법 |
| JP2005276931A (ja) * | 2004-03-23 | 2005-10-06 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP4737953B2 (ja) | 2004-07-14 | 2011-08-03 | 株式会社東芝 | 半導体装置の製造方法 |
| KR100697283B1 (ko) | 2005-03-29 | 2007-03-20 | 삼성전자주식회사 | 반도체 장치의 소자분리 구조물 및 그 형성방법 |
| JP4566086B2 (ja) | 2005-03-31 | 2010-10-20 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| CN100461375C (zh) * | 2005-12-05 | 2009-02-11 | 中芯国际集成电路制造(上海)有限公司 | 制造用于闪存半导体器件的隔离结构的方法 |
| JP2010219543A (ja) * | 2010-04-27 | 2010-09-30 | Toshiba Corp | 半導体装置 |
-
1999
- 1999-05-10 JP JP12802999A patent/JP3407023B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000323564A (ja) | 2000-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100355692B1 (ko) | 필드분리구조를가진반도체장치 | |
| KR100286073B1 (ko) | 측벽막을 갖는 mosfet의 제조 방법 | |
| KR100273615B1 (ko) | 반도체장치및그제조방법 | |
| US7320927B2 (en) | In situ hardmask pullback using an in situ plasma resist trim process | |
| US6674128B1 (en) | Semiconductor-on-insulator device with thermoelectric cooler on surface | |
| JP3407023B2 (ja) | 半導体装置の製造方法 | |
| US6579801B1 (en) | Method for enhancing shallow trench top corner rounding using endpoint control of nitride layer etch process with appropriate etch front | |
| US6548373B2 (en) | Method for forming shallow trench isolation structure | |
| US20050245015A1 (en) | Method for manufacturing a semiconductor device having a dual-gate structure | |
| KR100427153B1 (ko) | 반도체 장치의 제조 방법 | |
| US6346366B1 (en) | Method for making an advanced guard ring for stacked film using a novel mask design | |
| US6235609B1 (en) | Method for forming isolation areas with improved isolation oxide | |
| KR20010107707A (ko) | Ｓｔｉ 구조를 갖는 반도체 장치를 제조하기 위한 방법 | |
| US5763316A (en) | Substrate isolation process to minimize junction leakage | |
| JPH05102297A (ja) | 半導体装置の製造方法 | |
| KR0179794B1 (ko) | 반도체 소자의 웰 형성방법 | |
| US6344415B1 (en) | Method for forming a shallow trench isolation structure | |
| JP2001077189A (ja) | 半導体装置の製造方法 | |
| US20090170276A1 (en) | Method of Forming Trench of Semiconductor Device | |
| JP3552913B2 (ja) | 半導体素子の素子分離方法 | |
| US20010026995A1 (en) | Method of forming shallow trench isolation | |
| US20030176036A1 (en) | Method of manufacturing MOS semiconductor device having PIP capacitor | |
| JPH09260485A (ja) | 半導体装置の製造方法 | |
| JP3053009B2 (ja) | 半導体装置の製造方法 | |
| KR100218741B1 (ko) | 반도체소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20030115 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080314 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090314 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100314 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100314 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 8 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 8 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110314 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120314 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130314 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130314 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140314 Year of fee payment: 11 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |