KR100355692B1 - 필드분리구조를가진반도체장치 - Google Patents

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Abstract

폭이 좁고 넓은 평탄 필드 분리 영역(72,74,152,172,182)은 기판(10)내에 트렌치(52,54)를 형성함으로써 형성된다. 폭이 넓은 평탄 필드 분리 영역(72,150,172,182)에 대해 트렌치(52)는 적어도 필드 분리 영역(72,150,172,182)내에서 메사(76,150,170,180)를 형성한다. 트렌치(52,54)는 폭이 넓은 평탄 필드 분리 영역(72,152,172,182)이 메사(76,150,170,180)를 포함하는 평탄 필드 분리영역(72,152,172,182)을 형성하기 위해 에칭 또는 폴리싱되는 물질(62)로 채워져 있다. 트렌치들(52,54)의 폭은 상대적으로 좁게(보통 5 마이크론 이하의 폭) 유지되므로, 에칭이 사용될 수도 있고 또는 (만약 발생되다 해도) 최소의 디싱을 갖는 폴리싱에 의할 수도 있다. 폭이 넓은 평탄 필드 분리 영역(182) 내의 메사들(180)은 장치의 부품 번호 또는 마스크 세트를 더 잘 식별하기 위해 언어 문자를 형성할 수가 있다. 평탄 필드 분리 영역(72,74,152,172,182)은 어떤 형태들의 입력 보호 회로 또는 고전위 구성요소들이 요구되어질 때, LOCOS형 필드 분리 영역의 부근에 형성가능하다.

Description

필드 분리 구조를 가진 반도체 장치
발명의 분야
본 발명은 반도체 장치에 관한 것으로써, 특히 필드 분리 구조를 갖는 반도체 장치와 반도체 장치 제조 방법에 관한 것이다.]
발명의 배경
현재 많은 형태의 필드 분리 공정들과 구조들이 존재한다. 한가지 일반적인 필드 분리 공정은 LOCOS(Local Oxidation of siliocn) 공정이다. 종래 LOCOS 필드분리 공정에 따른 문제점은 활성 영역들 내로 너무 많이 침식된다는 것과, 필드 분리 영역의 최상층과 인접 활성 영역들 사이에 너무 큰 단높이의 차가 있다는 것을 포함한다. 변형된 LOCOS (폴리 버퍼형 LOCOS, 측벽 마스크 필드 분리 구조 등)가 침식을 감소시키거나 또는 단 높이차를 감소시키기 위해 개발되어 왔으나, 필드 산화 동안의 결정 결함, 내산화 구조체(oxidation-resistant structure)들이 제거될 때 기판 피트들(pits)의 발생, 및 증가된 공정 복잡성을 포함하는 다른 문제들을 갖는다. 변형된 LOCOS는 여전히 적어도 약간의 측정가능한 침식을 가지고 있다. 이 명세서에서 사용되는 바와 같이, 종래 또는 변형된 LOCOS 필드 분리 영역은 LOCOS형 필드 분리 영역으로 불린다.
트렌치 필드 분리 영역은 거의 침식되지 않으나 큰 트렌치 필드 분리 영역들은 형성하기가 어렵다. 제 1 도는 필드 분리 영역들이 형성될 폭이 넓은 트렌치(12)와 폭이 좁은 트렌치(14)를 가지는 기판(10)의 일부분의 단면을 도시하고 있다. 일 실시예에서, 트렌치(12)는 10 마이크론 또는 그 이상의 폭을, 트렌치(14)는 0.5마이크론의 폭을 가지며, 양 트렌치들은 깊이가 악 4000옹스트롬이다. 트렌치들(12, 14)을 채우기 위해 기판(10)의 표면 위에 절연층(16)이 놓인다. 절연층(16)의 두께는 트렌치(14)가 완전히 채워지기 위해서 적어도 트렌치(14) 만큼 깊어야만 한다. 따라서, 절연층(16)은 적어도 4000 옹그스트롬 정도의 두께이다.
에칭은 제 1 도에 도시한 장치의 트렌치 필드 분리 영역을 형성하는 데 이용될 수 없는데, 그 이유는 트렌치(12)가 크기 때문이다. 등방성 에칭은 사실상 트렌치(12)내의 절연층(16) 전부를 제거할 것이다. 이방성 에칭은 절연층(16)에 스페이서들을 형성할 것이다. 스페이서들은 트렌치(12)의 에지들을 따라 위치할 것이다.
트렌치 필드 분리 영역들은 통상적으로 화학 기계적 폴리싱에 의해 형성된다. 그러나 화학 기계적 폴리싱은 제 2 도에 도시한 바와 같이 디싱(dishing)의 결과를 가져온다. 이러한 디싱으로 절연층(16)은 트렌치(12)의 에지들에 비해 트렌치(12)의 중앙이 더 많이 제거된다. 제 2 도에서, 두께(20)는 트렌치(12)의 깊이의 단지 일부 비율이다. 극단의 경우, 이 두께는 제로까지 감소될 수 있다.
하이브리드 LOCOS 트렌치 필드 분리 영역들은 통상적으로, 종래의 LOCOS 필드 분리 공정 및 트렌치 필드 분리 공정을 형성하기 위해 사용된 공정들을 포함하는 단계들에 의해 형성된다. 이들 하이브리드 필드 분리 영역들 각각은 장기간의 열적 산화 단계 동안에 성장된 통상적으로 적어도 2000 옹그스트롬 두께의 두꺼운 필드 산화물과, 트렌치들을 포함한다. 공정이 복잡하다는 것 외에, 하이브리드 필드 분리 영역들은 또한 상당한 침식, 결정 결함들, 단 높이차 등을 가질 수 있다. 요컨대, 하이브리드 LOCOS 트렌치 필드 분리 영역은 종래 LOCOS 필드 분리의 문제점을 가지며, 트렌치 분리 공정으로부터 추가 단계들을 필요로 하는데, 둘다 바람직하지 않다.
따라서, 침식, 단 높이차들, 결정 결함들, 디싱(dishing) 등에 관련된 문제점들을 갖지 않고 동일 장치상에 좁은 필드 분리 영역과 넓은 필드 분리 영역을 위한 보다 평탄한 필드 분리 구조체를 형성하기 위한 필요성이 존재한다.
상세한 설명
트렌치 필드 분리 공정이 좁은 평탄 필드 분리 영역들 및 넓은 평탄 필드 분리 영역들을 형성하는 데 이용된다. 좁고 평탄 필드 분리 영역들 및 넓은 평탄 필드 분리 영역들은 기판내에 트렌치들을 형성함으로서 형성된다. 넓은 평탄 필드 분리 영역의 경우, 트렌치는 넓은 필드 분리 영역의 주변 부분을 따라 놓여지고 적어도 하나의 메사를 한정한다. 좁은 평탄 필드 분리 영역들 및 넓은 평탄 필드 분리 영역들을 형성하기 위해서 트렌치들은 폴리싱 또는 에칭되는 물질로 채워진다. 에칭을 이용해서 필드 분리 영역을 형성할 수 있는데, 이는 트렌치가 과도하게 넓은 것이 아니기 때문이다(보통 폭이 불과 5 마이크론). 트렌치들이 과도하게 넓도록허용되지 않으므로, 폴리싱은 최소(만약 존재한다해도)의 디싱(dishing)을 나타내며 실행될 수 있다. 평면도로 볼 때, 필드 분리 영역내의 메사들은 만들어진 상기 장치의 부품·번호나 마스크 세트를 더 잘 식별하도록 하기 위해 언어 문자들을 형성할 수 있다. 이후 기재된 실시예들로 본 발명을 보다 잘 이해할 수 있을 것이다.
트렌치 필드 분리 구조를 갖는 반도체 장치
제 3 도는 본 발명에 따른 필드 분리 영역들을 형성하기 위한 공정 순서도이다. 단계(30)에서, 반도체 기판위에 폴리싱 저지 또는 에칭 저지층이 형성된다. 여기서, 기판은 베이스 물질과 (만약 존재한다면)베이스 물질 위에 놓이는 임의의 에피텍셜 층을 포함하고 있다. 예를 들면, 반도체 기판은 p형 단결정 실리콘 웨이퍼를 포함하거나, 상기 절연 베이스 물질 위에 놓이는 에피텍셜 실리콘, 게루마늄 실리콘, 또는 실리콘 카바이드 층을 가진 절연 베이스 물질을 포함할 수 있다. 다른 반도체 기판들은 게루마늄, 게루마늄 실리콘, 실리콘 카바이드, III-V족 반도체등을 포함한다.
단계(32)에서, 필드 분리 영역을 위해 기판내로 트렌치들이 에칭된다. 단계(34)에서 트렌치들을 채우기 위해 절연층이 증착된다. 절연층은 단계(36)에서 폴리싱 또는 에칭된다. 단계(38)에서 필드 분리 영역들 옆의 반도체 기판 내에 능동구성요소들이 형성된다.
제 4 도는 웰(well) 영역(40)을 포함하는 반도체 기판(10) 일부분의 단면도이다. 이 특정 실시예에서, 반도체 기판(10)은 p형 단결정 실리콘 웨이퍼이며, 웰 영역(40)은 n 웰 영역이다. 층들(42, 44)은 반도체 기판(10)과 n 웰 영역(40) 위에형성된다. 층(44)은 질화 실리콘, 질화 붕소, 질화 알루미늄 등을 포함하는 폴리싱 저지층이다. 층(42)은 폴리싱 저지층(44)과 기판(10) 사이의 접착력을 증진하기 위해 사용되는 패드 층이다. 층(42)은 통상적으로 산화물을 포함한다. 층(42, 44)은 약 100 내지 500 옹그스트롬 범위내의 실질적으로 균일한 두께를 가진다. 층들(42, 44)의 결합된 두께는 1000 옹그스트롬을 초과하지 않으며 보통 불과 500 옹그스트롬이다.
폴리싱 저지층(44)의 부분들을 노출시키는 개구들을 제공하기 위해 폴리싱 저지층(44) 위에 레지스트 층(도시안됨)이 형성되고 패턴화된다. 제 5 도에 도시한 바와 같이 트렌치(52, 54)가 반도체 기판(10)내로의 에칭에 의해 형성된다. 트렌치들은 일반적으로 2 마이크론에 이르는 폭과 기판내로 약 1000 내지 3000 옹그스트롬 범위의 깊이를 갖는다. 다른 실시예들에서 트렌치는 보다 넓거나 좁을 수 있다. 그러나 트렌치는 폴리싱이 행해지면 디싱이 너무 두드러지므로 보통 약 5 마이크론 이내의 폭이다. 한 실시예에서, 트렌치들(52)는 트렌치(54)의 폭과 거의 같은 폭을 갖는다. 또다른 실시예에서, 모든 트렌치들은 장치 제조시 가장 작은 임계규격의 폭의 5배 이내인 폭을 가진다. 예를 들면, 0.35 마이크론 기술로 제조된 장치는 통상적으로 0.35 마이크론인 그의 가장 작은 임계 규격을 가진다. 이 예에서, 트렌치들은 약 1.65 마이크론 이내의 폭을 가진다. 레지스트 층은 트렌치들(52,54)을 형성한 후 제거된다.
상기 공정의 이 시점에서, 이때 트렌치들(52, 54)의 바닥 혹은 측면들은 채널 저지 도펀트로 도핑된다. 대안적으로, 채널 저지 도핑 단계는 필드 분리 영역들이 형성된 후 수행된다. 도면에서 채널 저지 영역들은 도시되고 있지 않다.
제 6 도에 도시한 바와 같이 절연층(62)이 기판(10) 위에 그리고 트렌치들(52,54)내에 형성된다. 절연층(62)은 충진 물질이고 통상적으로 산화물 또는 다른 적절한 물질들을 포함한다. 절연층(62)은 통상적으로 비교적 적합한 화학 기상 증착을 이용해서 형성된다. 절연층(62)의 두께는 트렌치들(52,54)을 채우기 충분해야 한다. 절연층(62)의 두께는 적어도 가장 넓은 트렌치의 폭의 절반과 같은 두께이다. 가장 넓은 트렌치가 0.50 마이크론이면, 절연층은 2500 옹그스트롬 정도로 얇아질 수가 있다.
절연층(62)은 폴리싱되어 폴리싱 저지층(44) 위에 놓여있는 절연층 부분들이 제거된다. 폴리싱 후, 절연층(62)은 제 7 도에 도시한 바와 같이 트렌치들(52,54)내에 놓여져 있다. 제 2 도에서 단일의 큰 트렌치(12)가 제 7 도에서는 트렌치(52)의 열들로 대체되었다는 것을 유의하라. 채워진 트렌치들(52)과 메사들(76)의 결합이 필드 분리 영역(72)을 형성한다. 메사들(76)의 최상위 표면들(82)은 필드 분리영역들(72, 74) 외부의 기판(10) 및 n 웰 영역(40)의 주 표면들(84)과 동일 높이 정도에 놓여진다. 다른 실시예들에서 최상위 표면들(82)은 상기 주 표면들(84) 이하의 높이에 놓여져 있다. 필드 분리 영역(74)은 메사를 포함하지 않는다. 그러므로 좁은 평탄 필드 분리 영역들 및 넓은 평탄 필드 분리 영역들은 디싱 또는 침식, 결정 결함들, 기판 피트들 등이 없이 형성된다.
제 8 도는 기판의 평면도이다. 층들(42, 44)은 이해를 단순화하기 위해 도면에서 도시되고 있지 않다. 구성요소 영역들(80,90)은 필드 분리 영역들(72 또는74)에 인접하게 놓여져 있다. 절연층(62)은 필드 분리 영역(72) 주변을 따라 놓여져 있다. 구성 요소 영역들(80, 90)은 기판(10)과 n 웰 영역(40)의 부분들이며, 이곳에 이어서 트랜지스터들, 캐패시터들, 저항들 등을 포함하는 구성요소들이 형성된다.
제 8 도에 도시한 장치는 크고 넓은 평탄 필드 분리 영역(72)과 좁은 평탄 필드 분리 영역(74)을 포함한다. 필드 분리 영역(72)은 적어도 10 마이크론의 폭이며 비교적 멀리 이격된 구성요소 영역들(80 또는 90) 사이에 놓여 있다. 필드 분리 영역(72)은 트렌치내의 절연층(62)에 의해 측면이 둘러싸이는 몇 개의 메사(76)를 포함하고 있다. 보통, 메사들(76)은 서로로부터 5 마이크론 이내에 놓여져 있고 통상적으로 서로로부터 2 마이크론보다 작은 간격으로 높여있다. 필드 분리 영역(74)는 메사들(76)을 갖지 않으며 상대적으로 가깝게 이격된 구성요소 영역들(80 및 90) 사이에 놓여져 있다. 필드 분리 영역들(72,74)에 있어서, 트렌치들(52,54)(제 8 도에서는 식별되지 않음)내의 모든 점들은 그의 가장 근접한 메사(76) 또는 구성요소 영역(80 또는 90)의 2 마이크론 이내에 놓여져 있다. 0.50 마이크론 미만의 기술이 이용되면, 메사들은 서로 1 마이크론 내에 놓여질 수 있으며, 트렌치내의 모든 점은 메사 또는 구성요소 영역의 0.50 마이크론내에 있을 것이다.
폴리싱 저지층(44)은 제 9 도에 도시한 바와 같이 플라즈마 건식 에칭, 화학적 습식 에칭 등에 의해서 기판으로부터 제거된다. 패드 층(42)은 폴리싱 저지층(44)과 함께 혹은 폴리싱 저지층 다음에 제거된다. 절연층(62)의 일부는 그 일부가 동일 물질(즉, 산화물)을 포함하면 패드층(42)과 함께 제거된다.
제 10 도에 도시한 바와 같이 필드 분리 영역들(72)내의 기판(10), n 웰 영역(40), 메사들(76) 위에 게이트 유전층(102)이 형성된다. 게이트 유전층(102)은 산화물, 질화물, 질화 산화물 등을 포함하며, 약 50 내지 300 옹스트롬 범위의 두께를 가진다. 게이트 전극들(112,116,118)과 국부 상호 접속부(114)가 제 11 도에 도시한 바와 같이 형성된다. 국부 상호 접속부(114)는 위에 놓여진 도전성 부재(conductive member)이나 메사(76)에 접촉하지 않는다. 국부 상호 접속부(114)는 메사들(76)의 500 옹스트롬내에 놓여져 있는데, 이는 게이트 유전층(102)이 메사들(76)와 국부 상호 접속부(114) 사이에 놓여지기 때문이다.
제 12 도에 도시한 바와 같이 실질적으로 완료된 반도체 장치(130)를 형성하기 위해 공정이 계속해서 진행된다. P+ 도핑된 영역들(1122, 1124)과 N+ 도핑된 영역들(1162,1164,1182 및 1184)이 n 웰 영역(40)과 기판(10) 내에 각각 형성된다. P+ 및 N+ 도핑된 영역들은 금속 산화물 반도체 전계 효과 트랜지스터들을 위한 소스/드레인 영역들이다. 여기서, P+, N+ 및 강하게 도핑된 영역들은 입방 센티미터당 적어도 1E19 원자들인 도펀트 농도를 가짐으로서 오믹 접촉부들의 형성을 가능하게 한다.
도핑되지 않은 절연층(120)과 도핑된 절연층(122)이 게이트 유전층(102), 게이트 전극(112,116,118), 국부 상호 접속부(114) 위에 형성된다. 절연층들(120,122)은 산화물, 질화물 등을 포함한다. 도핑된 절연층(122)은 붕소, 인 등을 포함한다. 도핑되지 않은 절연층(120)은 도핑된 절연층(122)으로부터의 도핑이 관심사가 아닌 일부 실시예에서는 선택 사항이다.
접촉 개구(124)가 국부 상호 접속부(114)까지 연장 형성되어 있다. 접촉 개구(124)내에는 접촉 플러그(126)가 형성되어 있다. 접촉 플러그(126)는 텅스텐, 폴리실리콘 등과 같이 적합하게 증착할 수 있는 물질을 포함한다. 티탄 함유 물질, 질화 금속 등과 같은 접착층 또는 장벽층이 접촉 플러그(126)의 일부이다. 도핑된 절연층(122)과 접촉 플러그(126) 위에는 상호 접속부(131)과 패시베이션층(133)이 형성된다. 상호 접속부(131)는 통상적으로 알루미늄, 동, 내화 금속, 내부식성 금속 등을 포함하며, 패시베이션 층(133)은 통상적으로 적어도 하나의 질소 함유층을 포함한다. 마감부에서 패시베이션 층(133)은 폴리이미드층(도시안됨)으로 도포 가능하다. 다른 전기적 접속부가 장치(130)내에 만들어지나 제 12 도에서는 도시되고 있지 않다. 필요하다면 부가 절연층들과 상호 접속 레벨들이 제조 가능하다.
대안 실시예들
필드 분리 영역들(72, 74)이 폴리싱 대신에 에칭에 의해서 형성 가능하다. 폴리싱 저지 층(44)은 질화 실리콘, 질화 붕소, 질화 알루미늄, 실리콘 등을 포함하는 에칭 저지층으로 대체된다. 에칭 저지층은 후속으로 형성된 절연층(62)과는 달리 에칭하는 물질을 포함하는 것이 필요하다. 절연층(62)을 형성한 후, 선택적인 리플로우(reflow) 단계가 실행되어 에칭 전에 절연층을 보다 평탄하게 만든다.
에칭 저지층 위에 놓인 절연층 부분들을 제거하기 위해 절연층(62)이 에칭된다. 에칭 단계는 습식, 또는 건식, 또는 등방성, 또는 이방성 에칭 기술을 이용할 수 있다. 일실시예에 있어서, 끝점 검출 및 시간 조절된 오버에칭을 이용하는 이방성 건식 에칭 기술이 수행된다. 그 에칭에 의해 실질적으로 평탄 필드 분리 영역들이 형성된다. 구성요소들이 후속하여 형성되는 에칭 저지층은 n 웰 영역(40)과 기판(10) 부분들로부터 제거되고, 후속으로 여기에 구성요소들이 형성된다.
폴리싱 저지 및 에칭 저지 실시예들의 변형으로서, 층들(42 또는 44)이 필요하지 않다. 기판(10)과 n 웰 영역(40)은 이들이 절연층(62)과 다른 레이트(rate)로 폴리싱 또는 에칭될 수 있다면 폴리싱 또는 에칭 저지부로서의 작용할 수가 있다. 필드 분리 영역이 형성된 후, 그리고 구성요소들이 형성되기 전, 통상적으로 희생산화(sacrificial oxidation)가 수행된다. 이러한 산화는 기판(10)과 n 웰 영역(40)이 폴리싱 혹은 에칭 저지부로서 사용되면 이들의 최상위 표면에서의 폴리싱 또는 에칭 손상을 제거한다.
트렌치들(52, 54)이 형성된 후, 그리고 절연 물질(62)이 트렌치들(52,54)내에 형성되기 전에, 짧은 열적 산화가 수행될 수 있다. 열적 산화에 의해서 500 옹스트롬 이하 두께의 산화물을 성장시킨다. 많은 실시예들에서 열적 산화물은 100 내지 300 옹스트롬 범위의 두께이다. 짧은 열적 산화에 의해서 트렌치가 채워질 때 공공(void)이 형성될 가능성이 줄어든다.
또다른 실시예에서, 트렌치들(52, 54)은 이전에 도시된 바와 같은 절연층(62) 대신에 반도체 또는 금속 함유 물질로 채워질 수 있다. 트렌치들(52, 54)을 형성한 후, n 웰 영역(40)과 기판(10)의 노출 부분들이 열적으로 산화되어 제 13도에 도시한 바와 같이 약 50 내지 300 옹스트롬 범위의 두께를 가진 산화물 층(136)을 형성한다. 반도체 또는 금속 함유 물질을 포함하는 층(138)이 기판(10) 위와 트렌치(52,54)내에 형성된다. 제 13 도에 도시한 바와 같이 층(42)위에 놓이는 층(138) 부분들을 제거하기 위해 층(138)은 폴리싱 또는 에칭되어 큰 필드 분리 영역(132)과 좁은 필드 분리 영역(134)을 형성한다.
기판은 제 14 도에 도시한 바와 같이 구성요소들을 형성하도록 추가 처리된다. 층(42)은 제거되고 게이트 유전층(102)과 층(142)이 기판(10)과 n 웰 영역(40)위에 형성된다. 층(142)은 메사들(76)과 층(138)의 산화된 부분들을 포함한다. 필드 분리 영역들(132, 134)의 양측에 바로 인접한 기판(10)과 n 웰 영역(40) 위에서 게이트 유전층(102) 부분들이 제거된다. 게이트 전극들(112,116,118)과 국부 상호 접속부(114)는 이전에 도시한 것들과 유사한 방식으로 형성된다. 강하게 도핑된 영역들(1122,1124,1162,1182,1184)은 게이트 전극들(112,116,118)에 인접하여 형성된다. 이전 실시예에서 기술한 바와 같이 실질적으로 완료된 장치를 형성하기 위한 공정이 계속 진행된다.
또 다른 실시예에서, 제 15 도에 도시한 바와 같이 큰 필드 분리 영역(152)내에 큰 메사(150)가 놓여진다. 큰 필드 분리 영역을 형성하는데 있어서, 트렌치의 폭은 이전에 논의된 제한을 초과하지 않는다. 트렌치들은 절연층(62)으로 채워지며 필드 분리 영역(152,74)을 형성하기 위해 폴리싱 또는 에칭된다.
국부 상호 접속부(160, 162)가 제 16 도에 도시한 바와 같이 메사(150)에 걸쳐져 있다면 문제점들은 예기되지 않는다. 강하게 도핑된 영역(164,166,168)이 메사(150)내에 형성된다. 일실시예에서, 각각의 국부 상호 접속부들(160, 162)와 그들 밑에 있는 도핑된 영역(164) 사이의 용량성 결합(capacitive coupling)은 10 퍼센트라고 가정하라. 또한 국부 상호 접속부(160)상의 전위는 약 3.3 볼트이며, 국부 상호 접속부(162)와 도핑된 영역들(164, 166, 168)은 전기적으로 부동(floating)하고 있다고 가정하라. 10퍼센트 용량성 결합에서, 도핑된 영역(166)상의 전위는 약 0,33볼트이고, 국부 상호 접속부(162)상의 전위는 약 0.03 볼트이다. 0.03 볼트에서, 국부 상호 접속부(162)는 감지 증폭기 등에 의해서 고전위 논리 상태로 오인되지 않아야 한다.
대안으로서, 메사(150)는 강한 도핑 단계들 동안 영역들(164,166,168)이 형성되지 않도록 마스크(mask)될 수 있다. 마찬가지로, 이전 실시예로부터 메사들(76)은 또한 P+ 및 N+ 도핑된 영역들(1122,1124,1162,1164,1182,1184)이 형성되는 단계들 동안에 마스크될 수 있다.
많은 디지털 논리 회로들은 5 볼트 이하의 절대값들을 갖는 전위들에서 동작한다. 그러나 통상 게이트 유전층(102)의 항복 전압이 약 10 볼트일 수 있기 때문에, 입력 보호(input protection) 회로들은 9 볼트보다 높은 전위들에 대항하여 보호되어야 한다. 마찬가지로 아날로그-디지탈 반도체 장치는 10 볼트보다 높은 전위들에서 동작 가능하다. 여기서, 고전위 구성요소들은 VDD, VCC, 또는 게이트 유전층의 항복 전압보다 높은 절대값을 갖는 전위들에 대해서 설계되는 구성요소들이며, 저전위 구성요소들은 VDD, VCC, 게이트 유전층의 항복 전압 이하의 절대값을 갖는 전위들에 대해서 설계되는 구성요소들이다.
어떤 형태의 입력 보호 회로들 또는 고전위 구성요소들을 포함하는 장치들에 대해서, 이러한 회로들 또는 구성요소들은 LOCOS 형 필드 분리 영역에 인접하여 형성되며, 저전위 구성요소들은 상기한 평탄 트렌치 필드 분리 영역에 인접하여 형성된다. 입력 보호 회로들과 고전위 구성요소들은 디지털 논리 혹은 메모리 셀에서 사용되는 저전위 구성요소들보다 통상적으로 크고 침식은 문제가 되지 않거나 심지어 요구될 수도 있기 때문에, LOCOS 형 필드 분리 영역들이 사용될 수 있다. 그럼에도, 이 실시예에서 어떤 필드 분리 영역도 하이브리드 LOCOS 타입의 필드 분리 영역들은 아니다.
평탄 트렌치 필드 분리 영역들과 LOCOS 형 필드 분리 영역들 모두를 가진 이러한 장치들을 형성하는데 있어, 평탄 트랜치 필드 분리 영역은 전술한 바와 같이 저전위 구성요소들이 형성되고 있는 위치들에 인접하여 형성된다. 게이트 유전층(102)을 형성하기 전에 입력 보호 회로들이나 고전위 구성요소들이 형성될 위치들에 인접하여 산화 마스크가 형성되고 패턴된다. 평탄 트랜치 필드 분리 영역들은 산화 마스크에 의해서 덮힌다.
산화 마스크에 의해서 덮혀있지 않은 웰 영역들 또는 기판의 부분들로부터 LOCOS 형 필드 분리 영역들을 형성하기 위해 열적 산화가 수행된다. 열적 산화는 의해 기판 또는 웰 영역으로부터 약 3000 내지 7000 옹스트롬 두께의 산화물을 성장시킨다. 트렌치 필드 분리 영역들, 또는 저전위 구성요소들이 형성되는 영역들은 산화 마스크에 의해서 열적 산화로부터 보호된다. LOCOS 형 필드 분리 영역들을 형성한 후, 산화 마스크는 제거되고, 구성 요소들 또는 회로들이 형성된다. LOCOS 형 필드 분리 영역들의 일부는 입력 보호 회로들을 위한 두꺼운 필드 산화물 게이트 유전체로 사용가능하다.
제 17 도 및 18 도는 본 발명의 대안적 실시예들의 평면도이다. 제 17 도에서, 필드 분리 영역(172)은 동심의 메사들(170) 세트를 포함한다. 다른 동심 메사들(170)의 세트가 다른 위치들에 형성되지만 제 17 도에서는 도시되고 있지 않다. 제 18 도에서, 장치의 평면도로부터, 메사들(180)이 필드 분리 영역(182)내에 알파벳 문자들을 형성하도록 메사들(180)이 형성된다. 알파벳 문자들 이외에도 콘지 또는 중국어 문자들, 숫자들 등을 포함하는 어떤 형태의 언어 문자들도 사용가능하다. 트렌치들의 폭은 디싱 가능성이 낮게 유지되도록 제어된다. 제 17 도와 18 도에서, 메사들은 거의 어느 형태나 폭을 가질 수가 있다. 그러나 트렌치들은 보통 5 마이크론 이하의 폭을 가진다. (알파벳 문자들 이외의) 부가적인 메사들(180)이 트렌치들이 너무 넓게 되지 않도록 하기 위해 제공된다.
효과
넓고 평탄한 트렌치 필드 분리 영역들이 폴리싱 또는 에칭에 의해 형성될 수 있다. 폴리싱에 있어서, 넓은 트렌치들이 사용되지 않으므로, 디싱(dishing)의 가능성이 줄어든다. 또한, 넓은 트렌치들이 사용되지 않기 때문에, 트렌치들을 충전하기 위해 사용된 절연층의 대부분을 제거하지 않으면서 넓고 평탄한 필드 분리 영역들을 형성하는 데, 에칭이 사용될 수 있다.
본 발명의 또 다른 장점은 넓고 평탄한 필드 분리 영역들을 형성하는 데 에칭을 사용할 수 있다는 것이다. 화학 기계적 폴리싱 장치를 구매해야 하는 데는 큰 자본 비용이 관련된다. 폴리싱이 생산 제조설비들에 있어 상대적으로 새로운 것인 반면에, 에칭은 수십년간 사용되어 왔다. 새로운 공정 기술들을 개발해야 하는 것과 대조적으로, 제조 설비들은 친숙한 기술들을 사용하는 것이 통상적으로 보다 편하다. 연구실에서 작동하는 많은 공정들은 생산 설비에 대해 만족스러운 생산량을 가져오지 못한다. 또한, 일정시간 동안 일정한 폴리싱 레이트(rate)들을 유지하는 것도 폴리싱에 따른 문제점이 되어왔다.
폴리싱은 통상적으로 폴리싱 슬러리(polishing slurry)들 내의 입자들 때문에 더러운 공정이다. 이것은 폴리싱 기기가 제조 설비의 다른 부분들로부터 분리되도록 야기할 수 있어, 할당되야 할 여분의 공간을 다른 곳에 요구할 수 있다. 플라즈마 에칭 기기를 사용할 수 있게 되는 것은 화학 기계적 폴리싱 장치의 비용 또는 입자 문제들 없이 상기 장치들을 형성하는 상대적으로 깨끗한 공정을 가능케 한다.
유사하게, 넓고 평탄한 필드 분리 영역은 레지스트-에칭 백 공정(resist-etch back process)없이 형성될 수 있다. 레지스트-에칭 백은 레지스트와 트렌치 충진 재료(즉, 산화물)의 에칭 레이트들이 비슷하게 유지되어야만 하기 때문에 수행하기 어렵다. 본 발명의 실시예들에서 사용된 에칭 단계는 평탄화 단계동안 레지스트 없이 트렌치 충진 재료를 에칭한다.
LOCOS형 필드 분리 또는 하이브리드 LOCOS-트렌치 필드 분리 구조들을 사용한 필드 분리에 비교하여, 상기 트렌치 필드 분리를 사용하여, 보다 높은 부품 밀도가 달성될 수 있다. 본 발명에 따른 트렌치 필드 분리는 사실상 침식이 없고, 그러므로, 귀중한 기판 영역이 낭비되지 않는다. 상기 평탄한 트렌치 필드 분리 영역들이 사용되면, 결정 결함들, 기판 피트들(pits), 및 단높이 차들에 관련된 문제들은 사실상 제거된다.
본 발명의 또 다른 이점은 필드 분리 영역에 있어서 언어 문자들을 사용할 수 있는 것이다. 통상적으로, 로트(lot) 및 웨이퍼 번호들이 기판의 에지를 따라서 새겨진다. 이 번호들은 단독적으로는, 사용된 마스크 세트의 부품 번호를 식별하도록 하지 못한다. 상호접속 층이 패턴될 때 부품 번호는 통상적으로 장치 상에 먼저 나타난다. 그러나, 많은 단계들이 이 단계에 선행한다. 필드 분리는 통상적으로 공정의 초기에 형성되고, 부품 번호들 또는 마스크 세트들을 식별하기 위해 사용될 수 있다. 이들 번호들은 부품 번호를 위한 올바른 마스크들 또는 마스크 세트가 사용된다는 것을 확인하기 위해서 사용될 수 있다. 상기 문자들은 또한 상기 장치가 제조되어진 제조설비를 식별하도록 할 수 있다.
또 다른 이점은 상기 실시예들이 어떤 새로운 또는 한계 공정 단계들을 개발하지 않고 필드 분리가 형성될 수 있도록 허용한다는 데 있다. 공정 통합이 상대적으로 쉽다는 것이 예기된다.
이상의 명세서에 있어서, 본 발명은 그 특정한 실시예들을 참조하여 기술되어졌다. 그러나, 첨부된 특허청구의 범위에 기재된 바와 같은 발명의 범주로부터 벗어남이 없이 다양한 수정 및 변형들이 행해질 수 있다는 것은 명백할 것이다. 따라서, 명세서 및 도면들은 제한적인 의미보다는 오히려 예시적인 것으로 간주될 것이다.
본 발명은 실시예들에 의해 예시되고 첨부된 도면들 내로 제한되지 않으며, 상기 도면에서 같은 참조부호들은 유사한 구성요소들을 지시한다.
제 1 도는 트렌치들과 절연층 형성 후의 반도체 기판의 일부분에 대한 단면도.
제 2 도는 절연층을 폴리싱한 후의 제 1 도의 기판 단면도.
제 3 도는 본 발명의 일실시예에 따른 필드 분리 영역 형성에 대한 공정의 순서도.
제 4 도는 기판 위의 두 층과 기판내에 웰 영역을 형성한 후의 반도체 기판의 일부분에 대한 단면도.
제 5 도는 본 발명의 일실시예에 따라 트렌치를 형성한 후의 제 4 도의 기판 단면도.
제 6 도는 트렌치들 내에 및 기판 위에 절연층을 형성한 후의 제 5 도의 기판 단면도.
제 7 도 및 8 도는 절연층을 폴리싱 한 후의 제 6 도의 기판 단면도 및 평면도.
제 9 도는 폴리싱 저지(polish-stop)층 제거 후의 제 7 도의 기판 단면도.
제 10 도는 게이트 유전층을 형성한 후의 제 9 도의 기판 단면도.
제 11 도는 폴리실리콘 게이트 전극들과 국부 상호 접속부를 형성한 후의 제 10 도의 단면도.
제 12 도는 실질적으로 완성된 장치를 형성한 후의 제 11 도의 기판 단면도.
제 13 도 및 제 14 도는 본 발명의 또 다른 실시예에 따라서 형성된 필드 분리 영역들을 포함한 반도체 기판의 일부분의 단면도.
제 15 도 및 16 도는 본 발명의 또다른 실시예에 따라서 형성된 필드 분리 영역을 포함한 반도체 기판의 일부분의 단면도 및 평면도.
제 17 도 및 제 18 도는 본 발명의 또다른 실시예들에 따라 필드 분리 영역을 형성한 후의 반도체 기판의 일부분의 평면도.
당업자들이라면 상기 도면들내의 구성요소들이 간결성과 명확성을 위해 도시되었으며 반드시 축척하여 그려진 것을 아님을 이해한다. 예를 들어 도면들 내의 일부 구성요소들의 크기들은 본 발명명의 실시예들의 이해향상을 돕기 위해 다른 구성요소들에 비해 과장되어 있다.
* 도면의 주요부분에 대한 부호의 설명 *
12, 14, 52 : 트렌치 10 : 반도페 기판
40 : n 웰 영역 42 : 패드 층
76, 150, 170 : 메사 122, 62 : 절연층
72, 74 : 필드 분리 영역 80, 90 : 구성요소 영역
102 : 게이트 유전층 114 : 국부 상호 접속부
124 : 접속 개구 126 : 접속 플러그
1122, 1124 : P+ 도핑 영역
1162, 1164, 1182, 1184 : N+ 도핑 영역

Claims (7)

  1. 반도체 장치에 있어서;
    제 1 높이로 놓여 있는 표면을 갖는 구성 요소 영역과;
    적어도 10 마이크론의 폭을 가지며, 실질적으로 평탄 표면을 갖는 제 1 필드 분리 영역으로서,
    상기 구성요소 영역에 인접하여 놓여 있는 제 1 트렌치와;
    단일 메사(다른 메사는 없음)와;
    상기 제 1 트렌치 내에 놓여 있고, 상기 단일 메사와 상기 구성요소 영역 사이에 놓여 있는 충진 물질(fill material)을 포함하는, 상기 제 1 필드 분리 영역을 포함하며,
    상기 단일 메사는 단지 반도체 기판의 일부분을 포함하며, 상기 제 1 높이보다 실질적으로 낮지 않은 제 2 높이로 놓인 표면을 갖고,
    상기 제 1 트렌치는 상기 제 1 필드 분리 영역내의 상기 단일 메사를 측면으로 둘러싸고, 상기 단일 메사의 대향 측면들을 따라 약 2 마이크론 이하의 폭을 갖는, 상기 반도체 장치.
  2. 반도체 장치에 있어서;
    기판과;
    상기 기판내에 놓여 있고, 제 1 측면과 상기 제 1 측면파 대향하는 제 2 측면을 갖는 제 1 구성요소 영역과;
    상기 기판 위에 놓여 있고, 상기 제 1 구성요소 영역의 제 1 측면에 인접하여 놓여 있으며, 메사를 포함하고 있지 않은, 제 1 필드 분리 영역과;
    상기 제 1 구성요소 영역과 대향하는 상기 제 1 필드 분리 영역의 한 측면에 상기 제 1 필드 분리 영역에 인접하여 놓여 있는 제 2 구성요소 영역과;
    상기 기판 위에 놓여 있고, 상기 제 1 구성요소 영역의 제 2 측면에 인접하여 놓여 있으며, 복수의 메사들과, 상기 복수의 메사들에서 각각의 메사들을 측면으로 둘러싸는 충진 물질을 포함하는, 제 2 필드 분리 영역을 포함하는, 상기 반도체 장치.
  3. 반도체 장치에 있어서;
    제 1 부분과 제 2 부분을 갖는 기판과;
    상기 제 1 부분 내에 적어도 부분적으로 놓여있고, 제 1 전위를 위해 설계된 제 1 구성요소와;
    상기 제 1 구성요소와 인접하며 상기 제 1 부분내에 있는 제 1 필드 분리 영역으로서,
    상기 제 1 필드 분리 영역은 충진 물질에 의해 측면으로 둘러싸인 복수의 메사들을 포함하고,
    상기 복수의 메사들 중 임의의 하나는 상기 제 1 필드 분리 영역내의 다른 메사의 약 5 마이크론 내에 놓여있는, 상기 제 1 필드 분리 영역과;
    상기 제 2 부분내 적어도 부분적으로 놓여있는 제 2 구성요소로서,
    상기 제 2 구성요소는 제 2 전위용으로 설계되고,
    상기 제 2 전위의 절대값은 상기 제 1 전위의 절대값보다 큰, 상기 제 2 구성요소와;
    상기 제 2 부분내의 제 2 필드 분리 영역으로서, LOCOS 형 필드 산화 영역이며, 상기 제 2 구성요소를 측면으로 둘러싸고, 메사를 포함하고 있지 않는 상기 제 2 필드 분리 영역을 포함하는, 상기 반도체 장치.
  4. 제 1 필드 분리 영역을 갖는 반도체 장치에 있어서;
    기판내의 복수의 제 1 트렌치들과;
    상기 복수의 제 1 트렌치 내의 충진 층(fill layer)을 포함하며,
    상기 복수의 제 1 트렌치들은, 평면도로 볼 때 복수의 심볼들을 정의하는, 복수의 메사들을 한정하고,
    상기 반도체 장치는 부품 번호 및 마스크 세트에서 선택된 식별자를 포함하고,
    상기 식별자는 상기 복수의 심볼들을 포함하고,
    상기 제 1 필드 분리 영역은 상기 충진층과 상기 복수의 메사들을 포함하는, 상기 반도체 장치.
  5. 반도체 장치에 있어서;
    단지 반도체 기판의 일부를 포함하는 메사와, 상기 메사를 측면으로 둘러싸는 충진 물질을 포함하는, 제 1 필드 분리 영역과;
    상기 제 1 필드 분리 영역내의 상기 메사 위에 있는 도체를 포함하며,
    상기 도체는 상기 제 1 필드 분리 영역의 메사의 약 500 옹스트롬 내에 놓여 있는, 상기 반도체 장치.
  6. 제 1 필드 분리 영역을 포함하는 반도체 장치에 있어서;
    메사로서,
    상기 메사는 단지 반도체 기판의 일부분을 포함하고, 상기 메사의 최상부 표면 부근에 제 1 도핑된 영역을 더 포함하며,
    상기 제 1 도핑된 영역은 상기 메사 옆의 상기 트렌치 바닥 부근의 상기 메사의 일부분보다 높은 도핑 농도를 갖는, 상기 메사와;
    상기 메사를 측면으로 둘러싸며, 상기 트렌치의 바닥 위에 놓이는 충진 물질을 포함하는, 상기 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 도핑된 영역은 N+ 도핑된 영역과 P+ 도핑된 영역으로 이루어진 그룹에서 선택되는, 반도체 장치.
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