KR19980056118A - 트랜치 소자분리 방법 - Google Patents

Abstract

비활성 영역의 너비를 동일하게 유지하여 디싱(Dishing) 현상을 방지할 수 있는 반도체 장치의 트랜치 소자분리 방법에 관하여 개시하고 있다. 이를 위하여 본 발명은, 반도체 기판에 패드산화막과 물질층을 적층하는 단계와, 상기 물질층이 적층된 결과물에 패터닝을 진행하여 물질층의 일부를 제거하고 제1 절연막을 적층하는 단계와, 상기 제1 절연막이 형성된 반도체 기판의 전면에 제2 절연막을 적층하고 이를 에치백하여 물질층이 제거된 영역에만 남아 있도록 하는 단계와, 상기 제2 절연층을 식각마스크로 하부의 제1 절연층과 물질층 및 반도체 기판의 일부를 식각하여 트랜치를 형성하는 단계와, 상기 트랜치가 형성된 반도체 기판의 전면에 제3 절연층을 적층하는 단계와, 상기 제2 절연층이 형성된 결과물 상에 반도체 기판의 표면이 드러날 때까지 평탄화 공정을 진행하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법을 제공한다.

Description

트랜치 소자분리 방법

본 발명의 반도체 장치의 트랜치 소자분리 방법에 관한 것으로, 특히 비활성 영역의 너비를 동일하게 유지하여 디싱(Dishing) 현상을 방지할 수 있는 반도체 장치의 트랜치 소자분리 방법에 관한 것이다.

반도체 장치의 고집적화 추세는 반도체 장치를 점차 경박단소화시키고 있지만, 이러한 반도체 장치를 제조하는 공정에는 많은 어려움이 뒤따르고 있다. 특히, 공정상 디자인 룰(Design Rule)의 감소는 반도체 장치의 제조 공정을 서브 미크론 단위로 제한하고 있는 실정이다. 이로 인하여 각 단위 공정의 공정마진이 대폭 감소되었으며, 한 예로, 소자간 전기적인 격리를 위한 소자분리 공정에서는 변화가 절실히 요구되고 있다. 종래의 256메가비트 이하의 메모리 소자의 소자분리 방법은 LOCOS(Local oxidation of silicon) 공정을 사용하였지만, 1기가 비트 이상의 메모리 소자에 종래와 같은 LOCOS 공정을 사용할 경우, 활성영역을 침범하는 버즈빅(bird's beak) 현상에 의하여 활성영역이 좁아질 뿐만 아니라, 전기적인 절연능력도 극히 감소하게 된다. 또한, 평탄화가 제대로 달성되지 않았을 때는 후속공정에서 패턴형성 불량을 야기할 수도 있다. 이러한 이유 때문에 반도체 기판의 일부를 트랜치 형태로 식각하여 절연물을 매립하는 방식인 트랜치 소자분리 방법이 대용량의 메모리 소자 공정에 널리 이용되고 있다.

도 1 내지 도 5는 종래기술에 의한 트랜치 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.

도 1은 반도체 기판(1)의 상부에 패드산화막(3)을 100∼300Å의 두께로 형성하고, 상기 패드산화막(3)의 상부에 질화막(5)을 1000∼2500Å의 두께로 증착하였을 때의 단면도이다.

도 2는 상기 질화막이 증착된 결과물의 전면에 포토레지스트를 도포하고 사진 및 식각공정을 진행하여 하부에 있는 질화막(5)과 패드산화막(3)의 일부를 제거하였을 때의 단면도이다.

도 3은 상기 포토레지스트를 제거하고 상기 질화막(5)을 식각마스크로 하부의 반도체 기판에 이방성 식각을 진행하여 트랜치(7)를 형성하였을 때의 단면도이다.

도 4는 상기 트랜치가 형성된 결과물의 전면에 O3-TEOS(Tetra Ethyl Ortho Silicate)와 같은 절연막(9)을 적층하여 트랜치(7)를 매립하도록 반도체 기판의 전면에 형성하였을 때의 단면도이다.

도 5는 제2 절연막(9)이 형성된 반도체 기판의 전면에 에치백(etchback) 또는 화학 기계적 연마(CMP: Chemical Mechanical Polishing) 공정을 진행하여 하부의 제2 절연막(9), 질화막(5) 및 패드산화막(3)을 제거하여 평탄화를 완료하여 반도체 장치의 트랜치 소자분리 공정을 완료하였을 때의 단면도이다.

상술한 종래기술에 있어서의 문제점은, 먼저 가장 큰 문제점으로 대두되고 있는 것이, 비활성 영역에 폭(Width)의 변화에 따라 트랜치 깊이가 달라짐으로 인하여, CMP공정을 수행하고 난 후에 비활성 영역에 접시 모양의 디싱(dishing, 11) 현상이 유발되는 점을 들 수 있다. 이로 인하여, 소자분리 능력을 저하시키고, 후속되는 게이트 전극의 형성시에 평탄도가 나빠져서 패턴불량이 야기되고 있다. 또한, 트랜치 영역의 모서리(edge)에서 날카로운 단차(13)가 형성됨으로 인하여 게이트산화막의 누설 전류를 유발시켜 험프(hump) 현상에 기인한 전체적인 트랜지스터의 특성을 약화시키는 문제가 발생한다.

본 발명이 이루고자 하는 기술적 과제는 비활성 영역의 너비를 동일하게 유지하여 디싱(Dishing) 현상을 방지할 수 있는 반도체 장치의 트랜치 소자분리 방법을 제공하는데 있다.

도 1 내지 도 5는 종래기술에 의한 트랜치 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.

도 6 내지 도 11은 본 발명의 바람직한 실시예에 의한 반도체 장치의 트랜치 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.

*도면의 주요 부호에 대한 설명*

100: 반도체 기판, 102: 패드산화막,

104: 물질층,106: 제1 절연막,

108: 제2 절연막,110: 트랜치,

112: 제3 절연막.

상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판에 패드산화막과 물질층을 적층하는 단계와, 상기 물질층이 적층된 결과물에 패터닝을 진행하여 물질층의 일부를 제거하고 제1 절연막을 적층하는 단계와, 상기 제1 절연막이 형성된 반도체 기판의 전면에 제2 절연막을 적층하고 이를 에치백하여 물질층이 제거된 영역에만 남아 있도록 하는 단계와, 상기 제2 절연층을 식각마스크로 하부의 제1 절연층과 물질층 및 반도체 기판의 일부를 식각하여 트랜치를 형성하는 단계와, 상기 트랜치가 형성된 반도체 기판의 전면에 제3 절연층을 적층하는 단계와, 상기 제2 절연층이 형성된 결과물 상에 반도체 기판의 표면이 드러날 때까지 평탄화 공정을 진행하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법을 제공한다.

본 발명에 따르면, 비활성 영역의 너비를 동일하게 유지하여 디싱(Dishing) 현상을 방지할 수 있는 반도체 장치의 트랜치 소자분리 방법을 실현할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.

도 6 내지 도 11은 본 발명의 바람직한 실시예에 의한 반도체 장치의 트랜치 소자분리 방법을 설명하기 위하여 도시한 단면도들이다.

도 6을 참조하면, 반도체 기판(100)의 표면에 패드산화막(102)을 100∼300Å의 두께로 형성하고, 순차적으로 폴리실리콘과 같은 물질층(104)을 1000∼2500Å의 두께로 증착한다.

도 7을 참조하면, 상기 물질층(104)이 형성된 결과물의 전면에 포토레지스트막을 도포하고 사진 및 식각공정을 진행하여 하부의 물질층(104)의 일부를 패터닝한다. 연속해서 패터닝된 반도체 기판의 전면에 제1 절연막(106), 예컨대 질화막을 500∼2000Å의 두께로 증착한다.

도 8을 참조하면, 상기 제1 절연막(106)이 증착된 결과물의 전면에 O3-TEOS(Tetra Ethyl Ortho Silicate)와 같은 절연막을 이용하여 제2 절연막(108)을 증착하고 이를 에치백(etchback)하여 상기 물질층의 일부만이 제거된 영역에만 제2 절연막(108)이 남아 있도록 한다.

도 9를 참조하면, 상기 제2 절연막(108)을 식각마스크로 하부의 질화막(106)을 식각한 후, 연속해서 하부의 반도체 기판에 이방성의 식각을 진행하여 비활성 영역이 형성될 트랜치(110)를 형성한다. 이때, 폴리실리콘으로 구성된 물질층(5)도 함께 식각되면서 패드산화막(102)이 식각의 종말점(end-point)이 된다.

여기서, 상기 제2 절연막(108)을 식각마스크로 질화막과 반도체 기판을 식각하는 방법은 본 발명의 목적을 달성하는 중요한 수단이 된다. 왜냐하면, 상기 제2 절연막이 식각마스크로 작용함에 따라 비활성 영역의 폭을 일정하게 유지할 수 있어서, 이로 인하여 후속되는 CMP 공정에서 유발되는 디싱(Dishing) 현상을 효과적으로 방지할 수 있기 때문이다. 또한 소자분리 공정에 연속되는 게이트 전극의 형성은 제2 절연막(108)이 반도체 기판에 남아 있거나, 혹은 제거된 상태에서 형성할 수도 있고, 패드산화막(102)이 남아 있는 상태에서 형성할 수도 있다.

도 10을 참조하면, 상기 트랜치(110)가 형성된 결과물의 전면에 O3-TEOS와 같은 절연물질을 사용하여 제3 절연막(112)을 2000∼5000Å 정도의 충분한 두께를 갖도록 형성하여 트랜치를 매립할 수 있도록 공정을 진행시킨다.

도 11을 참조하면, 상기 제2 절연막(112)이 형성된 결과물의 전면에 에치백 또는 CMP공정을 진행하여 반도체 기판(100)의 상부에 존재하는 패드산화막(102), 질화막(106), 제2 절연막(108) 및 제3 절연막을 제거하여 전체적인 반도체 장치의 소자분리 공정을 완료한다.

본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

따라서, 상술한 본 발명에 따르면, O3-TEOS와 같은 절연막을 식각마스크로 이용하여 트랜치를 형성함으로써, 비활성 영역의 너비를 동일하게 유지하여 디싱(Dishing) 현상을 방지할 수 있는 반도체 장치의 트랜치 소자분리 방법을 구현할 수 있다.

Claims (1)

1. 반도체 기판에 패드산화막과 물질층을 적층하는 단계;

   상기 물질층이 적층된 결과물에 패터닝을 진행하여 물질층의 일부를 제거하고 제1 절연막을 적층하는 단계;

   상기 제1 절연막이 형성된 반도체 기판의 전면에 제2 절연막을 적층하고 이를 에치백하여 물질층이 제거된 영역에만 남아 있도록 하는 단계;

   상기 제2 절연층을 식각마스크로 하부의 제1 절연층과 물질층 및 반도체 기판의 일부를 식각하여 트랜치를 형성하는 단계;

   상기 트랜치가 형성된 반도체 기판의 전면에 제3 절연층을 적층하는 단계;

   상기 제2 절연층이 형성된 결과물 상에 반도체 기판의 표면이 드러날 때까지 평탄화 공정을 진행하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 트랜치 소자분리 방법.