KR20000002502A - 반도체 장치의 소자분리막 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 소자분리 방법에 관한 것이다. 본 발명에 따른 반도체 장치의 소자분리 방법에 의하면, 반도체 기판의 소정영역에 트렌치를 형성한 뒤, 상기 트렌치 내부에 에피택셜막을 성장시킨다. 그리고 나서, 상기 에피택셜막에 열산화공정을 실시하여 소자분리막을 형성함으로써 활성영역 잠식 현상이 방지되는 효과가 있으며, 그로 인해 트랜지스터의 동작특성이 우수해지는 장점을 가지게 된다.

Description

반도체 장치의 소자분리막 제조 방법
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 소자분리막 제조 방법에 관한 것이다.
반도체 장치에서는 반도체 기판 상부에 형성된 트랜지스터, 다이오드 및 저항등의 여러가지 소자영역들을 전기적으로 분리하기 위해 소자분리막을 형성한다. 이러한 소자분리막 형성공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 제조 공정에서의 공정 마진을 좌우하게 된다.
이러한 소자분리를 형성하기 위한 방법으로는 실리콘 부분 산화법(LOCal Oxidation of Silicon; 이하 ＂LOCOS＂라 한다)이 가장 많이 사용되고 있다.
상기 LOCOS 소자분리는 실리콘 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계, 상기 질화막을 패터닝하는 단계 및 실리콘 기판을 선택적으로 산화시켜 필드 산화막을 형성하는 단계로 이루어진다. 그러나, 상기 LOCOS 소자분리 에 의하면, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아져서 문턱전압(threshold voltage)이 증가하는 소위 ＂협채널 효과(narrow channel effect)＂가 유발되어 트랜지스터의 전기적 특성을 악화시킨다. 특히, 상기 LOCOS 소자분리는 채널 길이가 0.3μm 이하로 감소됨에 따라 액티브 영역 양측의 필드 산화막이 붙어버리는 펀치쓰루우(punchthrough)가 발생하여 액티브 영역의 폭이 확보되지 않는 등 그 한계를 나타내고 있다. 따라서 상기한 LOCOS 소자분리방법의 단점을 보완시킨 또 다른 소자분리막 제조 방법으로서, 질화막 하부에 산화 완충막(oxidation buffer layer)으로서 기능하는 폴리실리콘을 형성하는 변형된 LOCOS 소자분리법인 PBL(Polysilicon Buffered LOCOS)공정 또는 PSL(Poly Spacer LOCOS)공정을 도입하였다. 이러한 PBL 공정이나 PSL 공정으로 형성시킨 소자분리막은 상기 LOCOS 소자분리방법에 의해 형성된 소자분리막에 비해 버즈 비크의 발생은 다소 감소되는 잇점이 있으나 반도체 기판과의 단차가 심해져 후속의 공정에서 불량을 유발시키는 단점이 있다.
그러므로, 0.25μm 이하의 디자인-룰로 제조되어지는 반도체 장치에서는 얕은 트렌치 소자분리(Shallow Trench Isolation:이하 "STI"라 함) 제조 방법이 가장 이상적인 소자분리막 제조 방법으로서 이용되고 있다. 상기 STI 제조 공정은 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치가 형성되어 있는 실리콘 기판에 절연막을 증착하는 단계 및 상기 절연막에 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; 이하 "CMP"라 한다)를 실시하는 단계로 이루어진다. 그러나 상기 STI 제조 공정에 있어서도, 상기 절연막을 식각하기 위한 CMP 공정이 다소 번거로우며, 또한 상기 식각되는 절연막의 양이 많을 경우 피팅이 발생되는 문제점이 있다.
따라서 본 분야에서는 상기 STI 제조 공정시 발생되는 문제점을 해소하기 위해, 반도체 기판에 트렌치를 형성한 뒤, 상기 트렌치로 인해 노출된 반도체 기판을 국부적으로 열산화시켜 소자분리막을 형성하였다. 그러나 상기 트렌치에 국부적인 열산화공정을 실시하는 경우, 상기 열산화공정은 트렌치 내부에서 등방성으로 이루어지기 때문에 활성영역으로 소자분리막이 확장되는 소위, 활성영역 잠식(encroachment)현상이 발생된다. 상기 활성영역 잠식 현상으로 인해 트랜지스터의 기판 바이어스가 영향을 받게 되어 오동작이 유발되는등의 바람직하지 못한 문제점이 발생된다.
따라서 본 발명의 목적은, 활성영역 잠식 현상이 발생되지 않는 개선된 소자분리막 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은, 반도체 장치의 오동작을 유발시키지 않는 개선된 소자분리막 제조 방법을 제공하는데 있다.
상기 목적들을 달성하기 위하여 본 발명은, 반도체 기판에 소자분리막을 제조하는 방법에 있어서: 상기 반도체 기판 상에 활성영역이 형성될 영역에만 마스크층을 형성하는 단계와; 상기 마스크층을 이용하여 상기 반도체 기판을 소정 깊이로 이방성 식각하여 트렌치를 형성하는 단계와; 상기 트렌치 내부에 상기 트렌치의 약 절반 두께로 에피택셜막을 성장시킨 뒤, 이를 열산화시킴으로써 소자분리막을 형성하는 단계를 포함함을 특징으로 하는 방법을 제공한다.
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 소자분리 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 소자분리막 제조 방법을 설명하기 위한 단면도들이다.
도 1a는 트렌치 107를 형성하는 단계를 나타낸다. P형의 반도체 기판 100의 전면 상부에 약 100∼300Å 두께로 패드 산화막 103을 형성한 뒤, 그 상부에 질화막 105을 약 1000∼2000Å의 두께로 형성한다. 이때, 상기 질화막 105 상부에 다결정실리콘막을 더 형성하여도 무관하다. 이어서, 상기 질화막 105의 상부에 감광막(도시하지 않음)을 형성한 뒤 사진공정을 실시하여 액티브 영역의 상부에만 상기 감광막 패턴을 형성한다. 그리고 나서, 상기 감광막 패턴을 자기정렬된 식각 마스크로서 이용하여 상기 질화막 105 및 패드 산화막 103을 산화막 102을 이방성 식각하여 트렌치 형성을 위한 마스크층을 형성한다. 계속해서, 상기 감광막 패턴을 제거한 후, 상기 질화막 105 및 패드 산화막 103층으로 이루어진 마스크층을 이용하여 노출된 상기 반도체 기판 100을 약 1000∼7000Å 깊이로 이방성 식각하여 소자분리막 형성을 위한 트렌치 107를 형성한다.
도 1b는 상기 트렌치 107 내부에 스페이서 109를 형성하는 단계를 나타낸다. 상기 트렌치 107의 내벽에 후속의 열산화공정시 트렌치 내벽이 산화되는 것을 방지하기 위해 약 50∼200Å 두께의 질화막을 형성한 뒤, 에치백한다. 그 결과 도면에 도시된 것과 같이 트렌치 107 내벽에는 스페이서 109가 형성된다. 이때, 상기 트렌치 107 형성시 발생된 반도체 기판 100의 스트레스를 완화하기 위하여 상기 스페이서 107를 형성하기 전에 산화막을 약 50∼500Å 의 두께로 형성하는 단계를 추가할 수도 있다.
도 1c는 상기 트렌치 107 내부에 에피택셜막 111을 형성하는 단계를 나타낸다. 상기 스페이서 109가 형성되어 있는 트렌치 107 내부에 에피택셜막 111을 약 500∼5000Å 의 두께로 성장시킨다. 바람직하게는, 상기 에피택셜막 111은 다결정실리콘으로 성장시키는 것이 바람직하다. 또한 상기 에피택셜막 111은 상기 트렌치 107의 절반정도까지 성장시키는 것이 바람직하다. 이처럼 본 발명에서는 트렌치 107 내부에 에피택셜막 111을 성장시키고, 후속의 공정에서 이를 소자분리막으로서 형성시킴으로써, 소자분리막이 활성영역으로 확장되는 활성영역 잠식 현상을 방지할 수 있게 된다.
도 1d는 상기 에피택셜막 111막을 열산화시키는 단계를 나타낸다. 상기 트렌치 107 내부에 형성된 에피택셜막 111에만 국부적인 열산화공정을 실시한다. 그 결과 도면에 도시된 것과 같이 상기 반도체 기판 100 하부로 일정 깊이 확장되는 산화막 111-1이 성장된다.
도 1e는 본 발명의 실시예에 따른 소자분리막 113을 완성하는 단계를 나타낸다. 상기 질화막 105, 패드 산화막 103 및 스페이서 109를 제거하여 소자분리막 113를 완성한다. 상기와 같이 형성된 소자분리막 113은 활성영역 잠식 현상을 유발시키지 않아 0.25μm 이하의 서브마이크론급 고집적 소자의 소자분리막으로서 적합하다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 소자분리 방법에 의하면, 반도체 기판에 트렌치를 형성한 뒤, 상기 트렌치 내부에 에피택셜막을 성장시킨다. 그리고 나서, 상기 에피택셜막에 열산화공정을 실시하여 소자분리막을 형성한다. 상기와 같이 형성된 소자분리막은 활성영역 잠식 현상을 유발시키지 않으며, 그로 인해 트랜지스터의 동작특성이 향상된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 반도체 기판에 소자분리막을 제조하는 방법에 있어서:
    상기 반도체 기판 상에 활성영역이 형성될 영역에만 마스크층을 형성하는 단계와;
    상기 마스크층을 이용하여 상기 반도체 기판을 소정 깊이로 이방성 식각하여 트렌치를 형성하는 단계와;
    상기 트렌치 내부에 상기 트렌치의 약 절반 두께로 에피택셜막을 성장시킨 뒤, 이를 열산화시킴으로써 소자분리막을 형성하는 단계를 포함함을 특징으로 하는 방법.
  2. 제 1항에 있어서, 상기 마스크층은 패드 산화막 및 질화막이 적층된 구조로 형성하는 것을 특징으로 하는 방법.
  3. 제 1항에 있어서, 상기 트렌치를 형성하는 단계 후, 상기 트렌치의 측벽에 스페이서를 형성하는 단계를 더 구비하는 것을 특징으로 하는 방법.
  4. 제 1항에 있어서, 상기 에피택셜막은 다결정실리콘으로 형성하는 것을 특징으로 하는 방법.
  5. 제 4항에 있어서, 상기 에피택셜막은 상기 트렌치의 절반두께로 형성하는 것을 특징으로 하는 방법.
KR1019980023294A 1998-06-20 1998-06-20 반도체 장치의 소자분리막 제조 방법 KR20000002502A (ko)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030000966A (ko) * 2001-06-27 2003-01-06 주식회사 하이닉스반도체 반도체 소자분리막의 제조방법

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