KR20030000966A - 반도체 소자분리막의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자분리막의 제조방법에 관한 것으로, 특히 반도체 기판에 패드 산화막 및 질화막을 적층하고 이를 패터닝하며 기판을 소정 깊이로 식각하여 트렌치를 형성하고, 트렌치의 측벽에 절연막 스페이서를 형성하고, 절연막 스페이서에 드러난 트렌치 바닥의 기판을 트렌치의 소정 깊이까지 SEG막을 성장시킨 후에, 트렌치의 SEG막에 열산화 공정을 실시하여 로칼 산화막을 형성하고, 로칼 산화막 상부의 절연막 스페이서와 질화막 패턴을 제거한다. 그러므로, 본 발명은 트렌치에 SEG막을 성장시키고 나머지 트렌치 부분을 로칼 산화(local oxidation)해서 SEG가 적용된 STI 구조에 LOCOS 구조를 접목한 소자분리막을 형성함으로써 SEG막의 피셋에 의한 문제를 개선하면서 로칼 산화에 의해 트렌치 갭필 공정을 생략할 수 있다.

Description

반도체 소자분리막의 제조방법{Method for manufacturing an isolation layer of semiconductor device}

본 발명은 반도체 소자분리방법에 관한 것으로서, 특히 선택적 에피택셜 성장(Selective Epitaxial Growth: 이하 SEG라 함) 기술을 이용한 반도체 소자분리막의 제조방법에 관한 것이다.

반도체 장치의 대용량화 및 고집적화 추세에 따라 소자 면적은 더욱 작아지면서 보다 많은 소자를 구성하는 고밀도 제품이 요구되고 있다. 통상적으로 웨이퍼 상에서 소자들을 분리하기 위하여 LOCOS(LOCal Oxidation Silicon) 공정을 주로 사용하고 있으나, 이 공정은 버즈비크(bird's beak) 현상에 의해 활성 영역이 좁아지는 문제점이 있다. 그리고, STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 제조 공정은 작은 공간에서 보이드(void)없이 갭-필링(gap-filling)하기 어렵다.

이에 따라, 최근에는 LOCOS 및 STI의 문제를 해결한 SEG 기술을 이용한 트렌치 소자 분리 공정이 도입되기에 이르렀다. 이 SEG의 소자분리 방법은 반도체 기판에 트렌치를 형성하고 트렌치내에 실리콘을 선택적으로 에피택셜 성장한 후에 트렌치에 갭필 공정을 진행하여 소자분리막을 형성하는 것이다. 즉, 이 기술은 0.10㎛이하의 소자에서 높은 에스팩트 비율(aspect ratio)을 낮추기 위해 SEG를 통해 실리콘을 에피택셜 성장시켜 그 에스팩트 비율을 낮추는 방식이다.

그러므로, 종래 기술에 의한 SEG의 소자분리 방법은 사이드월(side wall) 산화막의 형성과 트랜치 바닥의 산화막 제거, 그리고 안정적으로 SEG 공정을 진행하는 것이 필수적이다.

하지만, 종래 기술의 SEG 소자분리방법에서 가장 문제가 되고 있는 것은 SEG 공정으로 실리콘 성장시 트렌치가 좁은 셀 영역과 넓은 주변 영역의 모양이 다르게 된다는 점이다.

도 1a 및 도 1b는 종래 기술에 의한 반도체 소자분리막의 제조 공정시 셀 영역의 SEG막의 형태와 주변 영역의 SEG 막에서 피셋이 발생된 것을 비교한 도면들이다.

도 1a에 도시된 바와 같이, 셀 영역의 트렌치에서는 SEG막이 양호하게 성장되었다. 그러나 도 1b에 도시된 바와 같이, 주변 영역의 트렌치에서는 SEG막의 모양이 피셋(facet) 형태(도면부호 f)로 된다.

종래 기술의 SEG 소자분리 방법은 트렌치에 부분적으로 SEG막을 형성한 후에 갭필을 실시하기 때문에 소자분리막과 기판 표면의 단차를 줄이기 위한 화학적기계적연마(Chemical Mechanical Polishing: 이하 CMP라 칭함) 공정이 필요하다.

이에 따라, 종래 기술에 의한 SEG 소자분리막을 형성한 후에, 주변 영역의 소자 분리막에 CMP를 위한 키 오픈 마스크(key open mask)와 식각 공정을 진행하게 되면 이 주변 영역의 SEG막의 피셋에 의한 난반사로 노광 공정을 실시하기 어렵게되는 문제점이 있었다.

본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 트렌치에 SEG막을 성장시키고 나머지 트렌치 부분을 로칼 산화(local oxidation)해서 SEG가 적용된 STI 구조에 LOCOS 구조를 접목한 소자분리막을 형성함으로써 SEG막의 피셋에 의한 문제를 개선하면서 로칼 산화에 의해 트렌치 갭필 공정을 생략할 수 있는 반도체 소자분리막의 제조방법을 제공하는데 있다.

도 1a 및 도 1b는 종래 기술에 의한 반도체 소자분리막의 제조 공정시 셀 영역의 SEG막의 형태와 주변 영역의 SEG 막에서 피셋이 발생된 것을 비교한 도면들,

도 2a 내지 도 2h는 본 발명의 일실시예에 따른 반도체 소자분리막의 제조 공정을 순차적으로 나타낸 공정 순서도,

도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 소자분리막의 제조공정을 나타낸 공정 순서도,

도 4는 본 발명에 따른 반도체 소자분리막의 제조 방법에 의해 SEG막에서 피셋이 제거된 것을 나타낸 도면.

* 도면의 주요부분에 대한 부호의 설명 *

10 : 반도체 기판 12 : 패드 산화막

14, 22 : 질화막 16 : 포토레지스트 패턴

18 : 트렌치 20 : 열산화막

22' : 스페이서 24 : SEG막

26 : 로칼 산화막 26' : 평탄화된 로칼 산화막

f : SEG막에 생성된 피셋 g : SEG막에서 피셋이 제거된 형태

이러한 목적을 달성하기 위하여 본 발명은 반도체 기판에 패드 산화막 및 질화막을 적층하고 이를 패터닝하고 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계와, 트렌치의 측벽에 절연막 스페이서를 형성하는 단계와, 절연막 스페이서에 드러난 트렌치 바닥의 기판을 트렌치의 소정 깊이까지 SEG막을 성장시키는 단계와, 트렌치의 SEG막에 열산화 공정을 실시하여 로칼 산화막을 형성하는 단계와, 로칼 산화막 상부의 절연막 스페이서와 질화막 패턴을 제거하는 단계를 포함한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.

도 2a 내지 도 2h는 본 발명의 일실시예에 따른 반도체 소자분리막의 제조공정을 순차적으로 나타낸 공정 순서도이다.

도 2a에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(10) 상부에 패드 산화막(12) 및 질화막(14)을 적층한 후에, 소자분리 영역인 ISO(ISolation Oxide) 마스크를 이용한 사진 공정을 진행하여 포토레지스트 패턴(16)을 형성한다.

그리고 도 2b에 도시된 바와 같이, 포토레지스트 패턴(16)을 이용한 식각 공정을 진행하여 적층된 질화막(14) 및 패드 산화막(12)을 패터닝하고 기판(10)을 소정 깊이로 식각하여 트렌치(18)를 형성한다. 그리고, 포토레지스트 패턴(16)을 제거한다.

그 다음 도 2c에 도시된 바와 같이, 트렌치(18) 내측에 열산화막(20)을 형성한다. 여기서, 열산화막(20)은 트렌치(18)의 측벽과 하부로부터 성장한 실리콘과 이후 트렌치에 매립된 산화막의 계면 특성을 유지하여 누설 전류를 낮추기 위한 역할을 한다. 이때, 열산화막(20)의 두께는 50Å∼400Å이며 제조 온도는 600℃∼1200℃에서 형성하고, 열산화막(20)은 O2 건식 산화 또는 H2/O2의 습식 산화로 한다.

이어서 도 2d에 도시된 바와 같이, 열산화막(20)이 형성된 트렌치(18)에 질화막(22)으로 증착한 후에 이를 건식 식각으로 식각해서 도 2e에 도시된 바와 같이, 트렌치(18)의 측벽에 스페이서(22')를 형성한다. 본 발명에서 스페이서(22')는 후속 공정에서 트렌치(18)에 성장한 SEG막의 상부를 로칼 산화할 때 기판쪽 측벽의 산화를 막는 역할을 한다. 이에 따라, 스페이서(22')의 두께는 로칼 산화막 형성시 배리어(barrier) 역할을 하여 기판의 측벽 산화가 활성 마진(activemargin)이하에서 산화될 수 있을 정도의 두께와 이후 공정을 진행시 손실되는 질화막, 그리고 소자 분리막의 높이를 고려하여 결정해야 한다. 본 실시예에서는 스페이서(22')의 두께를 100Å∼500Å로 한다.

그리고 본 발명은 상기 스페이서(22')의 제조 공정시 건식 공정 이외에 습식 식각 공정으로 트렌치(18) 바닥의 질화막(22) 및 열산화막(20)을 제거해서 트렌치(18) 바닥의 실리콘이 드러나도록 한다. 이는 트렌치 바닥에 있는 열산화막(20)과 질화막(22)이 완전히 제거되지 않을 경우 후속 SEG 공정시 트렌치 바닥으로부터 실리콘의 성장이 비정상적으로 되어 원하는 SEG막(24)을 얻을 수 없기 때문이다.

그리고 도 2f에 도시된 바와 같이, 스페이서(22')에 드러난 트렌치(18) 바닥의 기판(10)을 선택적 에피택셜로 성장시켜 SEG막(24)을 형성한다. 여기서, SEG막(24)의 성장 두께는 트렌치의 깊이와 최종 소자분리막의 높이를 고려하여 결정한다. 실리콘의 성장 두께가 너무 작을 경우 탑 부분에 STI의 모트(moat)와 유사한 것이 발생하여 워드라인 식각시 워드라인의 단락을 일으키는 폴리실리콘의 잔유물이 생성될 수 있다. 그러므로, 본 발명은 이러한 잔유물이 생성되지 않는 높이까지 SEG막(24)을 성장시켜야 한다. 이에 본 실시예에서는 SEG막(24)의 두께를 기판(10)의 표면에서 300Å∼ -1000Å로 한다.

본 발명에 따른 SEG막(24)막의 제조 공정은 화학적기상증착법(Chemical Vapor Deposition : 이하 CVD라 함)으로 사일렌(SiH4)/H2/HCl 또는 디클로로사일렌(SiH2Cl2)/H2/HCl 가스를 이용하여 SEG막(24)을 형성한다.

또한, 본 발명의 제조 방법은 SEG막(24)의 성장 공정을 진행하기에 앞서, 인시튜 세정(in-situ cleaning)을 진행하도록 한다.

구체적으로 본 발명의 SEG막(24)을 위한 CVD 공정은 1) LP(low pressure)-CVD 또는 2) UHV(Ultra High Vocuum)-CVD로 진행된다.

첫 번째, LP-CVD에 의한 SEG막(24) 제조 공정은 RTP(Rapid Thermal Process)로 인시튜 세정 공정을 실시한 후에 진행한다. 이에 디클로로사일렌/H2/HCl을 이용할 경우 성장 온도는 750℃∼850℃, 반응 압력은 5∼100Torr, 가스는 디클로로사일렌=0.1∼1.0slm, HCl=0∼1.0slm, H2=30∼150slm의 조건을 주입한다. 반면에, 사일렌/H2/HCl을 이용할 경우 디쿨로로사일렌의 공정 온도와 압력 범위는 동일하고 가스는 사일렌=0.1∼1.0slm, HCl=0.5∼5.0slm, H2=30∼150slm의 조건을 주입한다.

두 번째 UHV-CVD 장비에 의해 SEG막(24)을 형성할 경우 인시튜 세정은 700℃∼750℃ 사이에서 진공 분위기(10^-7Torr이하)로 10∼200sec동안 실시한다. 그리고, SEG막(24)의 성장 조건은 600℃∼750℃ 온도에서 반응 챔버의 압력을 1∼50mTorr로 하며 가스를 Si2H6=1∼20sccm, H2=0 또는 1∼100sccm, Cl=0.01∼5sccm로 주입한다.

그 다음 도 2g에 도시된 바와 같이, SEG막(24)이 형성된 트렌치(18)에 열산화(thermal oxidation) 공정을 실시하여 SEG막(24) 상부에 로칼 산화막(local oxidation layer)(26)을 형성한다. 이때, 로칼 산화막(26)의 두께는 2000Å～5000Å이며 열산화 온도는 700℃～1200℃이다. 그리고, 열산화 방식은 O2 건식 산화 또는 H2/O2의 습식 산화로 한다. 이때, 열산화 공정시 질화막 패턴(14)과 스페이서(22')가 배리어(barrier) 역할을 한다.

그리고나서 도 2h에 도시된 바와 같이, 로칼 산화막(26) 상부에 있는 스페이서(22')와 질화막 패턴(14)을 제거하고 패드 산화막(12) 또한 제거한다.

이러한 본 발명에 의해 반도체 기판(10)의 소자분리용 트렌치내에는 SEG막(24)이 형성되고 그 상부에는 LOCOS 구조의 로칼 산화막(26)이 형성된다. 그러므로, 본 발명은 트렌치내에 형성된 SEG막(24)의 피셋 문제를 방지할 수 있고, 로칼 산화 공정에 의해 트렌치의 갭필 공정을 생략할 수 있다.

도 3a 내지 도 3c는 본 발명의 다른 실시예에 따른 반도체 소자분리막의 제조공정을 나타낸 공정 순서도이다. 이를 참조하면, 본 발명의 다른 실시예는 로칼 산화 공정 이후에 CMP 공정을 추가한 것이다.

도 3a에 도시된 바와 같이, 상술한 일 실시예의 도 2g 공정과 동일하게 반도체 기판(10)의 소자분리용 트렌치내에는 SEG막(24)과, LOCOS 구조의 로칼 산화막(26)을 형성한다.

그리고 도 3b에 도시된 바와 같이, CMP 공정을 실시하여 로칼 산화막(26)의 두께가 평탄화될 때까지 상기 구조물을 연마한다. 이로 인해, CMP 공정을 거친 질화막 패턴(14')은 소정 두께가 남게 되고 로칼 산화막(26')은 그 표면이 평탄화된다.

그리고나서 도 3c에 도시된 바와 같이, 잔여된 스페이서(22')와 질화막 패턴(14')을 제거하고 패드 산화막(12) 또한 제거한다.

그러므로, 본 발명의 다른 실시예는 트렌치의 SEG막에 로칼 산화 공정을 진행하여 로칼 산화막(26)을 형성하는데, 로칼 산화막(26)에 의해 소자분리막의 두께가 기판(10) 표면에 비해 너무 높아 이후 워드 라인을 식각하는데 문제가 된다면 CMP 공정을 진행하여 로칼 산화막(26')의 두께를 낮출 수도 있다.

도 4는 본 발명에 따른 반도체 소자분리막의 제조 방법에 의해 SEG막에서 피셋이 제거된 것을 나타낸 도면이다. 도 4를 참조하면, 본 발명의 제조 방법은 SEG 공정시 트렌치가 좁은 셀 영역과 넓은 주변 영역의 공간 차이로 인해 주변 영역에서 주로 발생되는 피셋을 없앨 수 있다. 그 이유는 SEG막에서 피셋이 생성되더라도 본 발명에서 SEG막 표면을 로칼 산화 공정으로 산화시킴으로써 트렌치 넓이에 상관없이 양호한 SEG막(도면 부호 g)을 갖는 소자분리막을 형성할 수 있다.

이상 설명한 바와 같이, 본 발명은 SEG막에서 발생하던 피셋에 의한 소자분리 특성 저하를 방지할 수 있다.

그리고, 본 발명은 SEG막이 형성된 트렌치에 로칼 산화 공정을 실시하기 때문에 추가의 갭필 공정을 진행하지 않기 때문에 CMP를 진행하지 않아도 되므로 제조 공정이 단축된다.

또한, 본 발명은 SEG막을 갖는 소자 분리막과 기판 표면의 단차가 높아 CMP를 실시할 경우 CMP용 키 오픈 마스크(key open mask)와 식각 공정을 진행하더라도 SEG막의 피셋이 없기 때문에 종래 기술에서 SEG막의 피셋으로 인해 발생하는 난반사로 인한 노광 공정의 문제점을 개선한다.

게다가, 본 발명은 SEG막을 성장하기전에 트렌치 측벽에 스페이서를 추가 형성함으로써 SEG로 성장한 실리콘층과 열산화막의 계면 결함을 방지하여 우수한 소자 분리 특성을 확보할 수 있는 효과가 있다.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (11)

1. 반도체 기판에 패드 산화막 및 질화막을 적층하고 이를 패터닝하고 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계;

   상기 트렌치의 측벽에 절연막 스페이서를 형성하는 단계;

   상기 절연막 스페이서에 드러난 트렌치 바닥의 기판을 트렌치의 소정 깊이까지 SEG막을 성장시키는 단계;

   상기 트렌치의 SEG막에 열산화 공정을 실시하여 로칼 산화막을 형성하는 단계; 및

   상기 로칼 산화막 상부의 절연막 스페이서와 상기 질화막 패턴을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자분리막의 제조 방법.
2. 제 1항에 있어서, 상기 절연막 스페이서는 질화막으로 이루어진 것을 특징으로 하는 반도체 소자분리막의 제조방법.
3. 제 2항에 있어서, 상기 질화막의 두께는 100Å∼500Å인 것을 특징으로 하는 반도체 소자분리막의 제조방법.
4. 제 2항에 있어서, 상기 절연막 스페이서를 형성하기 전에, 트렌치 내측에 열산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자분리막의 제조방법.
5. 제 4항에 있어서, 상기 열산화막의 두께는 50Å∼400Å이며 제조 온도는 600℃∼1200℃에서 형성하고, 상기 열산화막은 O2 건식 산화 또는 H2/O2의 습식 산화로 하는 것을 특징으로 하는 반도체 소자분리막의 제조방법.
6. 제 1항에 있어서, 상기 SEG막의 성장 공정을 진행하기에 앞서, 인시튜 세정을 진행하고 사일렌 또는 디클로로사일렌/H2/HCl 가스를 사용한 CVD로 SEG 막을 형성하는 것을 특징으로 하는 반도체 소자분리막의 제조방법.
7. 제 6항에 있어서, 상기 SEG막의 성장시 LP-CVD로 진행하면, 인시튜 세정은 RTP에 의하고 SEG막의 성장 조건은 디클로로사일렌/H2/HCl을 이용할 경우 성장 온도가 750℃∼850℃, 반응 압력이 5∼100Torr, 디클로로사일렌=0.1∼1.0slm, HCl=0∼1.0slm, H2=30∼150slm으로 하거나, 사일렌/H2/HCl을 이용할 경우 상기 온도와압력 범위는 동일하고 사일렌=0.1∼1.0slm, HCl=0.5∼5.0slm, H2=30∼150slm으로 하는 것을 특징으로 하는 반도체 소자분리막의 제조방법.
8. 제 6항에 있어서, 상기 SEG막의 성장시 UHV-CVD 장비에 의해 SEG막을 형성할 경우 인시튜 세정은 700℃∼750℃ 사이에서 진공 분위기(10^-7Torr이하)로 10∼200sec동안 실시하고, SEG 성장 조건은 600℃∼750℃ 사이에서 1∼50mTorr에서 실시하며 Si2H6=1∼20sccm, H2=0 또는 1∼100sccm, Cl=0.01∼5sccm로 하는 것을 특징으로 하는 반도체 소자분리막의 제조방법.
9. 제 1항에 있어서, 상기 SEG막의 두께는 기판의 표면에서 300Å∼ -1000Å인 것을 특징으로 하는 반도체 소자분리막의 제조방법.
10. 제 1항에 있어서, 상기 로칼 산화막의 두께는 2000Å∼5000Å이며 열산화 온도는 700℃∼1200℃이며 산화 방식은 O2 건식 산화 또는 H2/O2의 습식 산화로 하는 것을 특징으로 하는 반도체 소자분리막의 제조방법.
11. 제 1항에 있어서, 상기 로칼 산화막을 형성한 후에 상기 로칼 산화막을 반도체 기판의 표면까지 CMP로 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자분리막의 제조방법.