KR20000000537A - 반도체장치의 소자격리방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000011810 insulating material Substances 0.000 claims abstract description 14
- 239000012299 nitrogen atmosphere Substances 0.000 claims abstract description 4
- 238000002955 isolation Methods 0.000 claims description 27
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 7
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 238000005530 etching Methods 0.000 abstract description 16
- 238000001020 plasma etching Methods 0.000 abstract description 9
- 230000007423 decrease Effects 0.000 abstract description 3
- 238000005498 polishing Methods 0.000 abstract description 2
- 238000000137 annealing Methods 0.000 abstract 2
- 239000000126 substance Substances 0.000 abstract 1
- 239000010408 film Substances 0.000 description 36
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 230000000694 effects Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 210000003323 beak Anatomy 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000007800 oxidant agent Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- -1 nitrogen ion Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/3115—Doping the insulating layers
- H01L21/31155—Doping the insulating layers by ion implantation
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
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Abstract
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 소자격리용 트렌치 형성후 트렌치에 절연물질을 매립한 다음 질소 이온주입 또는 질소분위기에서의 열처리를 실시하여 절연물질의 식각률(etch rate)을 감소시키도록한 반도체장치의 트렌치 소자격리방법을 제공한다. 본 발명은 반도체기판 상에 버퍼층과 마스크층을 차례로 형성하고 반도체기판의 소정 부분이 노출되도록 패터닝하여 소자격리영역과 활성영역을 한정하는 공정과, 반도체기판의 노출된 부분에 소정 깊이의 트렌치를 형성하는 공정과, 트렌치를 채우는 절연물질층을 형성하는 공정과, 버퍼층의 표면이 노출되도록 절연물질층과 마스크층에 평탄화공정을 실시하는 단계와, 잔류한 절연물질층과 잔류한 버퍼층에 질소처리를 실시하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 소자격리용 트렌치 형성후 트렌치에 절연물질을 매립한 다음 질소 이온주입 또는 질소분위기에서의 열처리를 실시하여 절연물질의 식각률(etch rate)을 감소시키도록한 반도체장치의 트렌치 소자격리방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
일반적으로 반도체장치는 LOCOS(Local Oxidation of Silicon) 방법으로 소자를 격리하였다. LOCOS 방법은 활성영역을 한정하는 산화마스크인 질화막과 반도체기판의 열적 특성이 다르기 때문에 발생하는 스트레스를 해소하기 위하여 질화막과 반도체기판 사이에 박막의 버퍼산화막(buffer oxide)을 형성하고 산화시켜 소자격리영역으로 이용되는 필드산화막를 형성한다. 상기에서 필드산화막은 반도체기판의 수직 방향으로 성장할 뿐만 아니라 산화체(Oxidant : 02)가 버퍼산화막을 따라 수평 방향으로도 확산되므로 질화막의 패턴 엣지(edage)밑으로 성장되게 되는 특징을 갖는다.
이와같이 필드산화막이 활성 영역을 잠식하는 현상을 그 형상이 새의 부리 모양과 유사하여 버즈 비크(Bird's Beak)이라 한다. 이러한 버드 비크의 길이는 필드산화막 두께의 1/2이나 된다. 그러므로, 활성 영역의 크기가 감소되는 것을 줄이기 위하여는 버즈 비크의 길이를 최소화 하여야 한다.
버즈 비크의 길이를 줄이기 위한 방법으로 필드산화막의 두께를 감소시키는 방식이 도입되었으나 16M DRAM급 이상에서 필드산화막의 두께를 감소시키면 배선과 반도체기판 사이의 정전 용량이 증가되어 신호전달 속도가 저하되는 문제가 발생된다. 또한, 소자의 게이트로 사용되는 배선에 의해 소자 사이의 격리영역에 형성되는 기생 트랜지스터의 문턱전압(Vt)이 저하되어 소자 사이의 격리특성이 저하되는 문제점이 있다.
따라서, 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법이 개발되었다. 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법으로는 스트레스 완충용 버퍼산화막의 두께를 낮추고 반도체기판과 질화막 사이에 다결정실리콘층을 개입시킨 PBLOCOS(Poly Si Buffered LOCOS), 버퍼산화막의 측벽을 질화막으로 보호하는 SILO(Sealed Interface LOCOS), 그리고, 반도체기판 내에 필드산화막을 형성시키는 리세스(Recessed) LOCOS 기술들이 있다.
그러나, 상기 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자격리기술로 적합하지 않게 되었다.
기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 얕은트렌치소자격리(shallow trench isolation) 기술이 개발되었다. BOX형 소자격리기술은 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 메립하고 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.
따라서, 현재 사용중인 일부 반도체 제품들과 향후 제조되는 가의 모든 차세대 반도체 제품들은 각소자간의 절연을 위하여 트렌치 격리방법을 사용하고 잇다. 그러나 이러한 트렌치에 매립된 절연물질들이 다수의 세정과정과 식각공정으로 과도식각되어 표면단차 발생, 졍션 누설전류의 증가, 트랜지스터의 내로우위쓰 이펙트(narrow width effect)의 증가, 트랜지스터의 써브문턱 헙프(subthreshold hump) 생성 게이트산화막의 신뢰성 저하 등의 문제가 반도체에 치명적인 악영향을 초래한다.
도 1a 내지 도 1d는 종래 기술에 따른 얕은 트렌치를 이용한 소자격리방법을 도시하는 공정도이다.
도 1a를 참조하면, 반도체기판(11) 상에 열산화 방법으로 버퍼산화막(13)을 형성하고, 이 버퍼산화막(13) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 마스크층(15)을 형성한다.
그리고, 마스크층(15) 및 버퍼산화막(13)을 포토리쏘그래피 방법으로 반도체기판(11)이 노출되도록 순차적으로 패터닝하여 소자격리영역과 활성영역을 한정한다.
도 1b를 참조하면, 마스크층(15)을 마스크로 사용하여 반도체기판(11)의 노출된 소자격리영역을 소정 깊이로 식각하여 트렌치(17)를 형성한다. 상기에서 트렌치(17)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다.
도 1c를 참조하면, 마스크층(15) 상에 산화실리콘을 트렌치(17)를 채우도록 CVD 방법으로 증착한다. 그리고, 산화실리콘을 마스크층(15)이 노출되어 화학-기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함) 방법 또는 RIE 방법으로 에치 백하여 트렌치(17) 내에만 잔류되도록 한다. 이 때, 트렌치(17) 내에 잔류하는 산화실리콘은 소자를 분리하는 필드산화막(19)이 된다.
도 1d를 참조하면, 마스크층(15) 및 버퍼산화막(13)을 습식 식각 방법으로 순차적으로 제거하여 반도체기판(11)의 활성영역을 노출시킨다. 이 때, 필드산화막(19)의 반도체기판(11)의 표면 보다 높은 부분도 식각되어 단차가 감소된다.
상술한 종래의 반도체장치의 소자격리방법은 마스크층 및 버퍼산화막을 습식 식각하여 제거하면서 필드산화막의 반도체기판 표면 보다 높은 부분도 식각할 때 이 필드산화막은 습식 식각에 의해 트렌치와 접합 부분의 상부에 홈이 형성되거나, 과도식각되어 실리콘기판 표면과 단차가 심해지게 된다.
이 후에 게이트산화막과 다결정실리콘으로 게이트를 형성할 때 홈이 형성된 부분에서 게이트산화막의 두께가 감소되고 이 홈의 내부에 다결정실리콘이 잔류하게 되므로 게이트가 활성영역을 에워싸는 구조가 된다. 그러므로, 소자 구동시 홈의 내부에 잔류하는 다결정실리콘에 의해 전계가 증가되어 누설 전류가 흐르며, 또한, 게이트산화막의 두께가 감소에 의해 전계가 집중되어 소자 특성을 저하시키는 문제점이 있다.
즉 세정과정과 식각공정으로 트렌치 매립용 절연물질이 과도식각되어 후속공정에서의 평탄화 불량, 졍션 누설전류의 증가, 상부 모서리에서의 필드 크라우딩 효과(field crowding effect), 붕소의 세그리게이션(segregation)에 의한 내로우 위쓰 효과의 증가, 서브문턱 험프의 생성 그리고 게이트산화막의 신뢰성 저하 등의 반도체 소자에 치명적인 불량을 발생시키는 문제점이 있다.
따라서, 본 발명의 목적은 식각시 식각률을 감소시키므로서 과도식각을 방지하여 트렌치 매립물질 상부와 기판 표면사이의 단차발생을 억제하므로서 소자의 신뢰성을 향상시킬 수 있는 반도체장치의 소자격리방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은 반도체기판 상에 버퍼층과 마스크층을 차례로 형성하고 반도체기판의 소정 부분이 노출되도록 패터닝하여 소자격리영역과 활성영역을 한정하는 공정과, 반도체기판의 노출된 부분에 소정 깊이의 트렌치를 형성하는 공정과, 트렌치를 채우는 절연물질층을 형성하는 공정과, 버퍼층의 표면이 노출되도록 절연물질층과 마스크층에 평탄화공정을 실시하는 단계와, 잔류한 절연물질층과 잔류한 버퍼층에 질소처리를 실시하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
도 2a 내지 도 2b는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정도
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2b는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 반도체기판(21) 상에 열산화 방법으로 버퍼산화막(22)을 형성하고, 이 버퍼산화막(22) 상에 CVD 방법으로 질화실리콘을 증착하여 마스크층(23)을 형성한다. 질화막과 반도체기판의 열적 특성이 다르기 때문에 발생하는 스트레스를 해소하기 위하여 질화막과 반도체기판 사이에 박막의 버퍼산화막(buffer oxide, 22)을 형성한다.
그리고, 마스크층(23) 및 버퍼산화막(22)을 포토리쏘그래피 방법으로 소정 부위의 반도체기판(21) 표면이 노출되도록 순차적으로 패터닝하여 소자격리영역과 활성영역을 한정한다.
그리고, 마스크층(23)을 마스크로 사용하여 반도체기판(21)의 노출된 부분, 즉, 소자격리영역을 소정 깊이로 식각하여 트렌치를 형성한다. 상기에서 트렌치는 RIE 또는 플라즈마 식각 등으로 노출된 기판(21)을 이방성 식각하여 형성한다.
도 2b를 참조하면, 마스크층(23) 상에 산화실리콘층(24)을 트렌치를 매립하도록 CVD 방법으로 증착한다. 그리고, 산화실리콘층(24)을 버퍼산화막층(22)이 노출되도록 CMP 방법 또는 RIE 방법으로 에치 백하여 트렌치내에만 잔류되도록 한다. 이 때, 트렌치 내에 잔류하는 산화실리콘은 소자를 분리하는 필드산화막(24)이 된다.
그다음, 기판(21)의 전면에 질소 이온주입을 실시하거나 질소 분위기에서 열처리를 실시하여 잔류한 산화실리콘층(24)의 식각률을 감소시키므로서 과도식각을 방지한다.
이후 n 웰과 p 웰을 형성하고 트랜지스터 등을 형성하여 반도체 소자를 완성한다.
따라서, 본 발명은 세정과정과 식각공정으로 트렌치 매립용 절연물질의 과도식각이 방지되어 후속공정에서의 평탄화 불량, 졍션 누설전류의 증가, 상부 모서리에서의 필드 크라우딩 효과(field crowding effect), 붕소의 세그리게이션(segregation)에 의한 내로우 위쓰 효과의 증가, 서브문턱 험프의 생성 그리고 게이트산화막의 신뢰성 저하 등의 반도체 소자에 치명적인 불량을 발생시키는 문제점을 해결하는 장점이 있다.
Claims (5)
- 반도체기판 상에 버퍼층과 마스크층을 차례로 형성하고 상기 반도체기판의 소정 부분이 노출되도록 패터닝하여 소자격리영역과 활성영역을 한정하는 공정과,상기 반도체기판의 노출된 부분에 소정 깊이의 트렌치를 형성하는 공정과,상기 트렌치를 채우는 절연물질층을 형성하는 공정과,상기 버퍼층의 표면이 노출되도록 상기 절연물질층과 상기 마스크층에 평탄화공정을 실시하는 단계와,잔류한 상기 기판의 전면에 질소처리를 실시하는 단계로 이루어진 반도체장치의 소자격리방법.
- 청구항 1에 있어서, 상기 버퍼층은 산화막으로 형성하고 상기 마스크층은 질화막으로 형성하는 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서, 상기 절연물질층은 산화막으로 형성하는 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서, 상기 평탄화 단계는 씨엠피 공정으로 실시하는 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서, 상기 질소처리는 질소이온주입이나 질소분위기에서 열처리로 하는 것이 특징인 반도체장치의 소자격리방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980020202A KR100271802B1 (ko) | 1998-06-01 | 1998-06-01 | 반도체장치의소자격리방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980020202A KR100271802B1 (ko) | 1998-06-01 | 1998-06-01 | 반도체장치의소자격리방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20000000537A true KR20000000537A (ko) | 2000-01-15 |
KR100271802B1 KR100271802B1 (ko) | 2000-12-01 |
Family
ID=19538019
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019980020202A KR100271802B1 (ko) | 1998-06-01 | 1998-06-01 | 반도체장치의소자격리방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100271802B1 (ko) |
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---|---|---|---|---|
KR100379336B1 (ko) * | 2000-12-01 | 2003-04-10 | 주식회사 하이닉스반도체 | 반도체 소자의 분리영역 제조방법 |
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-
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KR100455726B1 (ko) * | 2002-03-26 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체 소자의 소자분리막 형성방법 |
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