KR20010068403A - 반도체장치의 소자격리방법 - Google Patents

반도체장치의 소자격리방법 Download PDF

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Abstract

본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 소자격리용 절연막이 형성될 트렌치를 등방성식각과 비등방성식각의 두 단계로 형성하여 트렌치 상부 모서리가 둥글게 형성되도록 하여 이 부위에서 발생할 수 있는 누설전류를 방지하도록 한 반도체장치의 얕은 트렌치형 소자격리방법(shallow trench isolation)에 관한 것이다. 본 발명에 따른 반도체장치의 소자격리방법은 반도체기판상에 소자격리영역을 노출시키는 식각마스크를 형성하는 단계와, 상기 식각마스크에 의하여 노출된 상기 반도체기판을 등방성식각으로 소정 깊이 제거하여 상기 식각마스크 하부로 언더 에치된 제 1 트렌치를 형성하는 제 1 식각단계와, 상기 식각마스크를 이용한 비등방성식각을 상기 제 1 트렌치의 저부에 실시하여 상기 반도체기판을 소정 깊이로 제거하여 제 2 트렌치를 형성하는 제 2 식각단계와, 상기 식각마스크를 제거하는 단계와, 상기 제 1 트렌치와 제 2 트렌치를 절연물질로 충전시켜 소자격리막을 형성하는 단계를 포함하여 이루어진다.

Description

반도체장치의 소자격리방법{Method for isolating semiconductor devices}
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 소자격리용 절연막이 형성될 트렌치를 등방성식각과 비등방성식각의 두 단계로 형성하여 트렌치 상부 모서리가 둥글게 형성되도록 하여 이 부위에서 발생할 수 있는 누설전류를 방지하도록 한 반도체장치의 얕은 트렌치형 소자격리방법(shallow trench isolation)에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
일반적인 LOCOS(Local Oxidation of Silicon) 방법으로 소자를 격리하는 경우 발생하는 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법이 개발되었다. 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법으로는 스트레스 완충용 버퍼산화막의 두께를 낮추고 반도체기판과 질화막 사이에 다결정실리콘층을 개입시킨 PBLOCOS(Poly Si Buffered LOCOS), 버퍼산화막의 측벽을 질화막으로 보호하는 SILO(Sealed Interface LOCOS), 그리고, 반도체기판 내에 필드산화막을 형성시키는 리세스(Recessed) LOCOS 기술들이 있다.
그러나, 상기 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자격리기술로 적합하지 않게 되었다.
따라서, 기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 얕은트렌치소자격리(shallow trench isolation) 기술이 개발되었다. BOX형 소자격리기술은 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 메립하고 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.
그러나, 종래 기술에 따른 소자격리막이 형성되는 트렌치를 반도체기판에 형성할 때, 건식식각으로 반도체기판의 소자격리영역을 제거하므로 트렌치 상부 모서리 부위가 뾰족한 첨점부위를 갖게 된다.
즉, 트렌치 형성용 식각단계에서 모서리 부위에 형성된 첨점부위는 후속 이온주입공정에서 첨점부위에 도핑되는 이온농도가 타 부위보다 높아지게 되어, 이후 활성영역에 형성되는 게이트절연막, 소스/드레인, 게이트 등으로 이루어진 트랜지스터 소자 동작시 소자격리막 하부를 통하여 누설전류가 흐르게 되는 통로를 제공한다.
따라서, SRAM 소자 등의 누설전류특성에 크게 영향을 받는 소자의 경우, 소자동작 불량이 발생하게 되어 신뢰성을 저하시킨다.
도 1a 내지 도 1c는 종래 기술에 따른 얕은 트렌치를 이용한 소자격리방법을 도시하는 공정도이다.
도 1a를 참조하면, 실리콘으로 이루어진 반도체기판(10) 상에 열산화 방법으로 버퍼산화막(도시안함)을 형성하고, 이 버퍼산화막 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 패드질화막(도시안함)을 형성한다. 이때, 버퍼산화막은 질화실리콘과 기판의 실리콘 상에에 발생하는 스트레스를 완화시키기 위하여 형성한다.
그리고, 패드질화막상에 포토레지스트를 도포한 다음, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 소자격리영역의 패드질화막 표면을 노출시키는 포토레지스트패턴(11)을 형성한다.
도 1b를 참조하면, 포토레지스트패턴(11)으로 보호되지 않는 부위의 패드질화막 및 버퍼산화막을 건식식각 등의 비등방성 식각으로 반도체기판(10)이 노출되도록 순차적으로 제거하여 소자격리영역과 활성영역을 한정한다. 이때, 잔류한 버퍼산화막을 개재한 잔류한 패드질화막은 CMP(chemical mechanical polishing) 평탄화공정시 활성영역의 기판을 보호하는 보호막이 된다.
그리고, 포토레지스트패턴(11)에 의하여 보호되지 않는 노출된 반도체기판(10)의 소자격리영역을 소정 깊이로 식각하여 트렌치(T1)를 형성한다. 상기에서 트렌치(T1)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다. 이때, 트렌치(T1) 상부 모서리 부위는 날카로운 첨점부위를 갖게 되어 이후 도핑농도가 타 부위보다 높아지는 부위가 된다.
도 1c를 참조하면, 포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거한 다음, 이물질을 제거하기 위하여 반도체기판(10)에 전세공정을 실시한다.
그리고, 트렌치를 포함하는 노출된 패드질화막 상에 소자격리막이 되는 절연물질층을 트렌치를 충분히 매립하는 두께로 형성한다. 이때, 절연물질층은 HDP 산화막(high density plasma oxide)을 증착하여 형성하고, 증착 특성상 HDP 산화막이 증착되는 트렌치의 상부 모서리부위에 증착되는 HDP 산화막의 밀도는 타 부위보다 낮다.
그 다음, 절연물질층의 밀도(density)를 높히기 위하여 기판(10)에 어닐링을 실시한다.
그리고, 절연물질층에 평탄화공정을 실시하여 절연물질층을 트렌치에만 잔류시키고 동시에 패드질화막의 표면을 노출시킨다. 이때, 평탄화공정은 화학기계적연마(chemical mechanical polishing, CMP)로 진행한다.
그 다음, 잔류한 패드질화막을 제거하여 버퍼산화막의 표면을 노출시킨다. 이때,패드질화막의 제거는 뜨거운(hot) H3PO4를 사용하여 제거하고, 이러한 식각시 트렌치에 잔류한 절연물질층의 일부도 소정 두께로 제거되어 노출된 버퍼산화막의 표면과 잔류한 절연물질층의 표면이 비슷한 레벨을 갖게 된다.
그리고, 버퍼산화막을 불산(HF) 용액을 사용한 습식식각으로 제거하여 소자활성영역의 표면을 노출시킨다.
그 다음, 활성영역의 문턱전압을 조절하기 위한 이온주입 버퍼막으로 사용하기 위하여 노출된 기판(10)의 활성영역에 산화막(도시안함)을 열산화공정으로 성장시켜 형성한다.
그리고, 기판의 전면에 적절한 도전형의 불순물 이온으로 문턱전압 조절용 이온주입을 실시하여 활성영역의 문턱전압을 조절한다. 이때, 기판의 트렌치 상부 모서리의 첨점부위(P)에 이온주입 농도가 타 부위보다 높아지게 되어 누설전류가 흐르는 통로가 된다.
그 다음, 게이트 등을 포함하는 반도체소자를 형성하기 위하여 이온주입 버퍼막으로 사용된 산화막을 습식식각으로 제거한다.
따라서, 평탄화되어 잔류한 절연물질층으로 이루어진 소자격리막(12)이 완성되어 소자격리영역과 활성영역이 격리된다.
이후, 도시되지는 않았지만 도핑된 폴리실리콘 등의 도전층을 기판상에 형성한 후 패터닝하여 게이트 등의 소자를 제조한다.
상술한 종래의 반도체장치의 소자격리방법은 트렌치 형성용 식각단계에서 모서리 부위에 형성된 첨점부위는 후속 이온주입공정에서 첨점부위에 도핑되는 이온농도가타 부위보다 높아지게 되어, 이후 활성영역에 형성되는 게이트절연막, 소스/드레인, 게이트 등으로 이루어진 트랜지스터 소자 동작시 소자격리막 하부를 통하여 누설전류가 흐르게 되는 통로를 제공하게 되어, SRAM 소자 등의 누설전류특성에 크게 영향을 받는 소자의 경우, 소자동작 불량이 발생하게 되어 신뢰성을 저하시키는 문제점이 있다.
따라서, 본 발명의 목적은 소자격리용 절연막이 형성될 트렌치를 등방성식각과 비등방성식각의 두 단계로 형성하여 트렌치 상부 모서리가 둥글게 형성되도록 하여 이 부위에서 발생할 수 있는 누설전류를 방지하도록 한 반도체장치의 얕은 트렌치형 소자격리방법(shallow trench isolation)을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은 반도체기판상에 소자격리영역을 노출시키는 식각마스크를 형성하는 단계와, 상기 식각마스크에 의하여 노출된 상기 반도체기판을 등방성식각으로 소정 깊이 제거하여 상기 식각마스크 하부로 언더 에치된 제 1 트렌치를 형성하는 제 1 식각단계와, 상기 식각마스크를 이용한 비등방성식각을 상기 제 1 트렌치의 저부에 실시하여 상기 반도체기판을 소정 깊이로 제거하여 제 2 트렌치를 형성하는 제 2 식각단계와, 상기 식각마스크를 제거하는 단계와, 상기 제 1 트렌치와 제 2 트렌치를 절연물질로 충전시켜 소자격리막을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
일반적으로 트렌치를 이용하는 셀간의 격리방법으로 STI(shallow trenchisolation)을 형성하는 경우, 트렌치 매립물질로 산화실리콘(silicon oxide)을 사용한다. 따라서, 트렌치의 물리적인 임계치수(critical dimension)에 의하여 소자격리(isolation) 특성이 좌우된다.
본 발명은 STI구조의 트렌치 상부 모서리에 형성된 첨점 부위의 형성을 방지하여 문턱전압 조절을 위한 이온주입공정에서 누설전류 통로 형성을 방지한다. 따라서, STI 구조를 갖는 소자에서 소자격리막의 모서리부위에서 발생할 수 있는 부위를 습식식각으로 제거하여 누설전류를 감소시키므로 초기 스탠다드 전류(standard current)의 역할이 중요한 SRAM 제품군에 유용하다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 실리콘으로 이루어진 반도체기판(20) 상에 열산화 방법으로 버퍼산화막(도시안함)을 형성하고, 이 버퍼산화막 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 패드질화막(도시안함)을 형성한다. 이때, 버퍼산화막은 질화실리콘과 기판의 실리콘 상에에 발생하는 스트레스를 완화시키기 위하여 형성한다.
그리고, 패드질화막상에 포토레지스트를 도포한 다음, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 소자격리영역의 패드질화막 표면을 노출시키는 포토레지스트패턴(21)을 형성한다.
그리고, 포토레지스트패턴(21)으로 보호되지 않는 부위의 패드질화막 및 버퍼산화막을 건식식각 등의 비등방성 식각으로 반도체기판(10)이 노출되도록 순차적으로 제거하여 소자격리영역과 활성영역을 한정한다. 이때, 잔류한 버퍼산화막을 개재한 잔류한 패드질화막은 CMP(chemical mechanical polishing) 평탄화공정시 활성영역의 기판을 보호하는 보호막이 된다.
도 2b를 참조하면, 포토레지스트패턴(21)으로 보호되지 않는 부위의 반도체기판을 등방성식각으로 일차 식각하여 버퍼산화막 하부로 언더에치된 얕은 깊이의 제 1 트렌치(T2)를 형성한다. 이때, 제 1 트렌치(T2) 형성용 제 1 식각은 습식식각으로 진행하여 형성한다. 따라서, 종래 기술에서 발생하는 첩접부위가 제거되어 제 1 트렌치의 상부 모서리는 완만한 기울기를 갖는 둥근 형태를 갖게 되므로 이후 이온주입시 도핑농도가 타 부위와 균일하게 되어 누설전류 통로 형성을 방지한다.
도 2c를 참조하면, 계속하여 포토레지스트패턴(21)으로 보호되지 않는 제 1 트렌치 저면의 반도체기판(20)을 건식식각 등의 비등방성식각으로 제거하여 제 3 트렌치(T3)를 형성한다.
따라서, 소자격리막이 형성될 제 2 트렌치와 제 3 트렌치로 이루어진 최종 트렌치가 완성된다. 상기에서 제 3 트렌치(T3)는 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다.
도 2d를 참조하면, 포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거한 다음, 이물질을 제거하기 위하여 반도체기판(20)에 전세공정을 실시한다.
그리고, 트렌치를 포함하는 노출된 패드질화막 상에 소자격리막이 되는 절연물질층을 트렌치를 충분히 매립하는 두께로 형성한다. 이때, 절연물질층은 HDP산화막(high density plasma oxide)을 증착하여 형성할 수 있다.
그 다음, 절연물질층의 밀도(density)를 높히기 위하여 기판(20)에 어닐링을 실시한다.
그리고, 절연물질층에 평탄화공정을 실시하여 절연물질층을 트렌치에만 잔류시키고 동시에 패드질화막의 표면을 노출시킨다. 이때, 평탄화공정은 화학기계적연마(chemical mechanical polishing, CMP)로 진행한다.
그 다음, 잔류한 패드질화막을 제거하여 버퍼산화막의 표면을 노출시킨다. 이때, 패드질화막의 제거는 뜨거운(hot) H3PO4를 사용하여 제거하고, 이러한 식각시 트렌치에 잔류한 절연물질층의 일부도 소정 두께로 제거되어 노출된 버퍼산화막의 표면과 잔류한 절연물질층의 표면이 비슷한 레벨을 갖게 된다.
그리고, 버퍼산화막을 불산(HF) 용액을 사용한 습식식각으로 제거하여 소자활성영역의 표면을 노출시킨다.
그 다음, 활성영역의 문턱전압을 조절하기 위한 이온주입 버퍼막으로 사용하기 위하여 노출된 기판(20)의 활성영역에 산화막(도시안함)을 열산화공정으로 성장시켜 형성한다.
그리고, 기판의 전면에 적절한 도전형의 불순물 이온으로 문턱전압 조절용 이온주입을 실시하여 활성영역의 문턱전압을 조절한다. 이때, 기판의 트렌치 상부 모서리 부위(S)가 완만한 기울기를 갖는 둥근 형태이므로 이온주입 농도가 타 부위와 균일하게 되어 누설전류가 흐르는 통로가 되는 것을 방지한다.
그 다음, 게이트 등을 포함하는 반도체소자를 형성하기 위하여 이온주입 버퍼막으로 사용된 산화막을 습식식각으로 제거한다.
따라서, 평탄화되어 잔류한 절연물질층으로 이루어진 소자격리막(22)이 완성되어 소자격리영역과 활성영역이 격리된다.
이후, 도시되지는 않았지만 도핑된 폴리실리콘 등의 도전층을 기판상에 형성한 후 패터닝하여 게이트 등의 소자를 제조한다.
따라서, 본 발명은 종래 기술에서 건식식각에 의한 트렌치 상부 모서리가 첨점 형태를 갖는 것을 등방성식각과 비등방성식각으로 이루어진 두 단계 식각으로 트렌치 상부 모서리를 둥글게 형성하므로서 누설전류 통로의 형성을 방지하여 소자 동작전압을 낮추고 수율 및 소자의 신뢰성을 개선하는 장점이 있다.

Claims (5)

  1. 반도체기판상에 소자격리영역을 노출시키는 식각마스크를 형성하는 단계와,
    상기 식각마스크에 의하여 노출된 상기 반도체기판을 등방성식각으로 소정 깊이 제거하여 상기 식각마스크 하부로 언더 에치된 제 1 트렌치를 형성하는 제 1 식각단계와,
    상기 식각마스크를 이용한 비등방성식각을 상기 제 1 트렌치의 저부에 실시하여 상기 반도체기판을 소정 깊이로 제거하여 제 2 트렌치를 형성하는 제 2 식각단계와,
    상기 식각마스크를 제거하는 단계와,
    상기 제 1 트렌치와 제 2 트렌치를 절연물질로 충전시켜 소자격리막을 형성하는 단계로 이루어진 반도체장치의 소자격리방법.
  2. 청구항 1에 있어서, 상기 식각마스크를 형성하는 단계는,
    상기 반도체기판상에 버퍼산화막과 패드질화막을 차례로 형성하는 단계와,
    상기 소자격리영역 상부의 상기 패드질화막을 노출시키는 포토레지스트패턴을 상기 패드질화막상에 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 소자격리방법.
  3. 청구항 1에 있어서, 상기 제 1 식각단계는 습식식각으로 실시하고 상기 제 2 식각단계는 건식식각으로 실시하는 것이 특징인 반도체장치의 소자격리방법.
  4. 청구항 1 및 청구항 2에 있어서, 상기 제 1 및 제 2 트렌치를 절연물질로 충전시키는 단계는,
    상기 포토레지스트패턴을 제거하는 단계와,
    상기 제 1 및 제 2 트렌치를 포함하는 상기 패드질화막상에 상기 절연물질로 절연층을 형성하는 단계와,
    상기 패드질화막의 표면이 노출되도록 상기 절연층을 평탄화시키는 단계와,
    잔류한 상기 패드질화막과 상기 버퍼산화막을 제거하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 소자격리방법.
  5. 청구항 1에 있어서, 상기 소자격리막을 형성하는 단계 이후,
    상기 반도체기판의 전면에 적절한 도전형의 불순물 이온으로 문턱전압 조절용 이온주입을 실시하여 활성영역의 문턱전압을 조절하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 소자격리방법.
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CN112086351A (zh) * 2019-06-13 2020-12-15 芯恩（青岛）集成电路有限公司 沟槽刻蚀方法
CN119480637A (zh) * 2025-01-15 2025-02-18 合肥晶合集成电路股份有限公司 一种半导体结构的制备方法

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