KR100344766B1 - 반도체장치의 소자격리방법 - Google Patents
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Abstract
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 소자격리를 위한 반도체기판의 트렌치를 매립하는 절연물질의 트렌치 상단 모서리부위를 주위 기판의 활성영역 표면과 단차를 없게하여 기생캐패시턴스에 의한 게이트유도 누설전류 (3-dimensional gate induced leakage) 등의 졍션누설전류를 크게 감소시키고, 좁은폭효과(narrow width effect)의 원인을 제거하며, 이후 형성되는 게이트산화막의 신뢰성을 향상시키도록한 트렌치(trench)를 이용한 반도체장치의 소자격리방법에 관한 것이다. 본 발명에 따른 반도체장치의 소자격리방법은 소자격리영역과 활성영역이 정의된 반도체 기판 표면에 버퍼산화막을 형성한 다음 상기 버퍼산화막 위에 질화막을 형성하고, 상기 질화막과 상기 버퍼산화막의 소정 부위를 포토리쏘그래피로 제거하여 식각마스크를 형성하는 단계와, 상기 식각마스크를 이용하여 상기 기판의 상기 소자격리영역을 소정깊이로 제거하여 트렌치를 형성하는 단계와, 상기 트렌치를 채우는 절연층을 상기 기판의 전면에 형성하는 공정과, 상기 식각마스크를 정지층으로 이용하여 상기 절연층에 화학기계적연마를 실시하여 상기 절연층을 상기 트렌치영역에만 잔류시키는 단계와, 상기 식각마스크를 제거하여 상기 기판 표면을 노출시키는 단계와, 잔류한 상기 절연층을 포함하는 상기 기판을 세정하는 단계와, 상기 잔류한 절연층을 포함하는 상기 기판표면에 흐름성이 우수한 절연물질층을 형성하는 단계와, 상기 절연물질층을 경화시킨 후 상기 기판 표면을 식각정지층으로 이용하는 비등방성식각을 상기 절연물질층에 실시하여 상기 절연층과 상기 기판 표면을 평탄화시키는 단계를 포함하는 공정으로 이루어진다.
Description
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 소자격리를 위한 반도체기판의 트렌치를 매립하는 절연물질의 트렌치 상단 모서리부위를 주위 기판의 활성영역 표면과 단차를 없게하여 기생캐패시턴스에 의한 게이트유도 누설전류(3-dimensional gate induced leakage) 등의 졍션누설전류를 크게 감소시키고, 좁은폭효과(narrow width effect)의 원인을 제거하며, 이후 형성되는 게이트산화막의 신뢰성을 향상시키도록한 트렌치(trench)를 이용한 반도체장치의 소자격리방법에 관한 것이다.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.
LOCOS방식에 의한 버즈 비크의 길이를 줄이기 위한 방법으로 필드산화막의 두께를 감소시키는 방식이 도입되었으나 16M DRAM급 이상에서 필드산화막의 두께를 감소시키면 배선과 반도체기판 사이의 정전 용량이 증가되어 신호전달 속도가 저하되는 문제가 발생된다. 또한, 소자의 게이트로 사용되는 배선에 의해 소자 사이의 격리영역에 형성되는 기생 트랜지스터의 문턱전압(Vt)이 저하되어 소자 사이의 격리특성이 저하되는 문제점이 있다.
따라서, 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법이 개발되었다. 버즈 비크의 길이를 감소시키면서 소자격리를 하는 방법으로는 스트레스 완충용 버퍼산화막의 두께를 낮추고 반도체기판과 질화막 사이에 다결정실리콘층을 개입시킨 PBLOCOS(Poly Si Buffered LOCOS), 버퍼산화막의 측벽을 질화막으로 보호하는 SILO(Sealed Interface LOCOS), 그리고, 반도체기판 내에 필드산화막을 형성시키는 리세스(Recessed) LOCOS 기술들이 있다.
그러나, 상기 기술들은 격리 영역 표면의 평탄도와 정밀한 디자인 룰(Design Rule) 등의 이유로 256M DRAM급 이상의 집적도를 갖는 차세대 소자의 소자격리기술로 적합하지 않게 되었다.
따라서, 기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 얕은트렌치소자격리(shallow trench isolation) 기술이 개발되었다. BOX형 소자격리기술 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아활성영역의 손실이 전혀 없으며, 또한, 산화막을 메립하고 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.
그러나, STI기술에서는 트렌치를 매립하는 필드절연물질의 상부 모서리가 평탄화공정에서 주변보다 식각량이 많아지게 되어 여러 가지 문제점을 유발시킨다.
도 1a 내지 도 1d는 종래 기술에 따른 얕은 트렌치를 이용한 소자격리방법을 도시하는 공정도이다.
도 1a를 참조하면, 반도체기판(11) 상에 열산화 방법으로 버퍼산화막(13)을 형성하고, 이 버퍼산화막(13) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 마스크층(15)을 형성한다.
그리고, 마스크층(15) 및 버퍼산화막(13)을 포토리쏘그래피 방법으로 소자격리영역에 해당하는 반도체기판(11)이 노출되도록 순차적으로 패터닝하여 소자격리영역과 활성영역을 한정한다.
도 1b를 참조하면, 잔류한 마스크층(15)을 식각마스크로 사용하여 반도체기판(11)의 노출된 소자격리영역을 소정 깊이로 식각하여 트렌치(17)를 형성한다. 상기에서 트렌치(17)를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다.
도 1c를 참조하면, 마스크층(15) 상에 산화실리콘 등의 절연물질로 트렌치(17)를 충분히 채우도록 CVD 방법으로 증착한 다음, 산화실리콘을 마스크층(15)이 노출되도록 화학-기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함) 방법 또는 RIE 방법으로 에치 백하여 트렌치(17) 내에만 잔류되도록 한다. 이 때, 트렌치(17) 내에 잔류하는 산화실리콘은 소자를 분리하는 필드산화막(19)이 되며, 필드산화막(19)의 표면이 디슁(dishing)효과에 의하여 과도식각되어 마스크층(15) 표면보다 낮아지게 되어 주변부와 약간의 단차를 갖게된다.
도 1d를 참조하면, 질화막인 마스크층(15) 및 버퍼산화막(13)을 습식 식각 방법으로 순차적으로 제거하여 반도체기판(11)의 활성영역을 노출시킨다. 이 때, 필드산화막(19)의 반도체기판(11)의 표면 보다 높은 부분도 식각되어 단차가 감소되지만 그 효과는 미약하다. 또한, 게이트산화막 형성을 위한 전세공정시 필드산화막은 기판과의 경계 부분의 상부에 그루브 내지는 홈(recessed hump,H1)이 형성된다.
이 후에 게이트산화막과 다결정실리콘으로 게이트를 형성할 때 홈이 형성된 부분에서 게이트산화막의 두께가 감소되고(thinning effect), 이 홈의 내부에 다결정실리콘이 잔류하게 되므로 게이트가 활성영역을 에워싸는 구조가 된다.
또한, 필드산화막(19) 형성 후 활성영역에 해당하는 기판 표면과 필드산화막(19)과의 단차가 발생한다.
따라서, 종래기술에 따른 소자격리방법은 소자 구동시 홈의 내부에 잔류하는 게이트형성용 다결정실리콘에 의해 전계가 증가되어 누설 전류가 흐르며, 또한, 게이트산화막의 두께가 감소에 의해 전계가 집중되어 소자 특성을 저하시키며 좁은폭효과 등의 원인이 되는 문제점이 있다.
따라서, 본 발명의 목적은 트렌치에 형성된 필드절연막과 활성영역 경계부분의 상부에 홈을 흐름성이 좋은 절연물질로 채워 소자의 신뢰성을 향상시킬 수 있는 반도체장치의 소자격리방법을 제공함에 있다.
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은 소자격리영역과 활성영역이 정의된 반도체 기판 표면에 버퍼산화막을 형성한 다음 상기 버퍼산화막 위에 질화막을 형성하고, 상기 질화막과 상기 버퍼산화막의 소정 부위를 포토리쏘그래피로 제거하여 식각마스크를 형성하는 단계와, 상기 식각마스크를 이용하여 상기 기판의 상기 소자격리영역을 소정깊이로 제거하여 트렌치를 형성하는 단계와, 상기 트렌치를 채우는 절연층을 상기 기판의 전면에 형성하는 공정과, 상기 식각마스크를 정지층으로 이용하여 상기 절연층에 화학기계적연마를 실시하여 상기 절연층을 상기 트렌치영역에만 잔류시키는 단계와, 상기 식각마스크를 제거하여 상기 기판 표면을 노출시키는 단계와, 잔류한 상기 절연층을 포함하는 상기 기판을 세정하는 단계와, 상기 잔류한 절연층을 포함하는 상기 기판표면에 흐름성이 우수한 절연물질층을 형성하는 단계와, 상기 절연물질층을 경화시킨 후 상기 기판 표면을 식각정지층으로 이용하는 비등방성식각을 상기 절연물질층에 실시하여 상기 절연층과 상기 기판 표면을 평탄화시키는 단계를 포함하는 공정으로 이루어진다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도
본 발명은 STI(shallow trench isolation)과 같은 소자격리방법을 사용시 필드산화막 상부 모서리부분의 손실을 흐름성이 좋은 절연물질로 보상하므로서 졍션누설전류와 게이트산화막충실도(gate oxide integration) 등의 소자신뢰성의 열화요소를 감소시킨다. 특히, 본 발명은 전기한 필드산화막을 형성하므로서 게이트절연막을 개재한 게이트라인을 갖는 디램 등의 소자에 적합하다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 소자격리방법을 도시하는 공정단면도이다.
도 2a를 참조하면, 실리콘기판인 반도체기판(20) 상에 열산화방법(thermal oxidation)으로 버퍼산화막(21)을 성장시켜 형성한 다음, 이 버퍼산화막(21) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘층(22)을 증착하여 마스크층(22)을 형성한다.
그리고, 마스크층(22) 및 버퍼산화막(21)을 포토리쏘그래피 방법으로 소자격리영역에 해당하는 반도체기판(20)이 노출되도록 비등방성 건식식각으로 순차적으로 패터닝하여 소자격리영역과 활성영역을 한정한다.
그 다음, 잔류한 마스크층(22)을 식각마스크로 사용하여 반도체기판(20)의 노출된 소자격리영역을 소정 깊이로 식각하여 트렌치를 형성한다. 상기에서 트렌치를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다.
그리고, 마스크층(22) 상에 BPSG, HLD, HDP, 산화실리콘 등의 절연물질을 트렌치를 충분히 채우도록 CVD 방법으로 증착한 다음, 산화실리콘을 마스크층(22)이 노출되도록 화학-기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함) 방법 또는 RIE 방법으로 에치 백하여 트렌치 내에만 잔류되도록 한다. 이때, 트렌치 내에 잔류하는 산화실리콘은 소자를 분리하는 필드산화막(23)이 되며, 필드산화막(23)의 표면이 화학기계적연마에 의한 디슁(dishing)효과에 의하여 과도식각되어 마스크층(22) 표면보다 낮아지게 되어 주변부와 약간의 단차를 갖게된다.
도 2b를 참조하면, 질화막인 마스크층 및 버퍼산화막을 습식 식각 방법으로 순차적으로 제거하여 반도체기판(20)의 활성영역을 노출시킨다. 이 때, 필드산화막의 반도체기판(20)의 표면 보다 높은 부분도 식각되어 단차가 감소되지만 그 효과는 미약하다.
그리고, 필드산화막을 포함하는 노출된 기판의 전면에 게이트산화막 등을 형성하기 위한 전세공정시 필드산화막(230)은 기판과의 경계 부분의 상부에 그루브 내지는 홈(recessed hump, H2)이 형성되어 상부 모서리에 날카로운 부위를 갖는다.
도 2c를 참조하면, 홈(H2)을 매립하기 위하여 필드산화막(230)을 포함하는 기판(20)의 표면에 BPSG(borophospho silicate glass) 등의 흐름성이 우수한 절연물질층(24)을 형성한다. 따라서, 홈 부위의 갭(gap)이 완전히 절연물질로 매립된다.
그리고, 필요한 경우, 절연물질층(24)에 어닐링등의 열공정을 실시하여 절연물질층(24)을 경화(hardening)시킨다.
도 2d를 참조하면, 기판(20) 표면을 식각정지층으로 이용하는 비등방성 건식식각을 절연물질층상에 실시하여 절연물질층(240)을 홈 부위에만 잔류시키고 나머지 부위에 형성된 절연물질층은 제거한다. 이때, 제거되는 절연물질층과 함께 필드산화막(230)의 단차부위도 일부 식각되어 잔류한 절연물질층(240)을 포함하는 필드산화막(230)과 기판(20)의 활성영역과의 전체적인 단차가 감소하여 평탄화된 표면을 얻을 수 있다.
이 후에 게이트산화막과 다결정실리콘으로 게이트를 형성할 때, 홈이 형성된 부분이 완전히 절연물질층으로 매립되어 있으므로 게이트라인에 개재되는 게이트산화막의 두께가 감소되는 효과(thinning effect)를 방지한다.
상술한 바와 같이 소자격리공정이 완성된 반도체기판의 표면은 소자격리 필드산화막의 표면과 완만하게 연결되는 즉, 평탄화된 형태를 갖는다.
따라서, 본 발명은 이후 공정인 게이트산화막 및 게이트 형성시 게이트산화막이 얇게 형성되거나 게이트의 식각 잔류물이 남는 것을 방지할 수 있어서 게이트유도 누설전류(3-dimensional gate induced leakage)를 크게 감소시키고 기생캐패시턴스를 감소시키며 이후 형성되는 게이트산화막의 신뢰성(gate oxide integration)을 향상시키는 장점이 있다.
Claims (5)
- 소자격리영역과 활성영역이 정의된 반도체 기판 표면에 버퍼산화막을 형성한 다음 상기 버퍼산화막 위에 질화막을 형성하고, 상기 질화막과 상기 버퍼산화막의 소정 부위를 포토리쏘그래피로 제거하여 식각마스크를 형성하는 단계와,상기 식각마스크를 이용하여 상기 기판의 상기 소자격리영역을 소정깊이로 제거하여 트렌치를 형성하는 단계와,상기 트렌치를 채우는 절연층을 상기 기판의 전면에 형성하는 공정과,상기 식각마스크를 정지층으로 이용하여 상기 절연층에 화학기계적연마를 실시하여 상기 절연층을 상기 트렌치영역에만 잔류시키는 단계와,상기 식각마스크를 제거하여 상기 기판 표면을 노출시키는 단계와,잔류한 상기 절연층을 포함하는 상기 기판을 세정하는 단계와,상기 잔류한 절연층을 포함하는 상기 기판표면에 흐름성이 우수한 절연물질층을 형성하는 단계와,상기 절연물질층을 경화시킨 후 상기 기판 표면을 식각정지층으로 이용하는 비등방성식각을 상기 절연물질층에 실시하여 상기 절연층과 상기 기판 표면을 평탄화시키는 단계로 이루어진 반도체장치의 소자격리방법.
- 삭제
- 청구항 1에 있어서, 상기 절연층은 에이치엘디를 증착하여 형성하는 것이 특징인 반도체장치의 소자격리방법.
- 청구항 1에 있어서, 상기 절연물질층은 보로포스포실리케이트글래스로 형성하는 것이 특징인 반도체장치의 소자격리방법.
- 삭제
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-
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