KR100477924B1 - 반도체 소자의 소자분리막 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 실리콘 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하고 상기 패드 질화막 상부의 선택된 영역 상에 포토레지스트막을 도포한 후 노출된 상기 패드 질화막 및 패드 산화막을 순차적으로 식각하는 단계와, 상기 포토레지스트막을 제거하고, 상기 패드 질화막을 마스크로 이용한 식각 공정으로 상기 실리콘 기판을 식각하여 트랜치 패턴을 형성하는 단계와, 1차 산화 공정을 실시하여 상기 트랜치 측면의 노출된 실리콘 기판을 산화시킨 후 트랜치 측면의 실리콘 산화막을 제거하는 단계와, 2차 산화 공정을 실시하여 상기 트랜치 측면을 산화시켜 열산화막을 형성하는 단계와, 전체 구조 상부에 산화막 및 폴리실리콘막을 순차적으로 형성하는 단계와, 화학적 기계적 연마 공정을 실시하여 상기 패드 질화막 상의 산화막 및 폴리실리콘막을 제거하는 단계와, 상기 트랜치 상부의 폴리실리콘막을 산화하여 폴리실리콘 산화막을 형성하는 단계와, 상기 패드 질화막 및 패드 산화막을 제거하는 단계로 이루어지는 반도체 소자의 소자분리막 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 소자분리막 형성 방법에 관한 것으로, 특히 쉘로우 트랜치 소자분리(Shallow Trench Isolation; 이하 STI라 함) 공정시 기판 표면의 증착 균일도를 향상시키기 위한 반도체 소자의 소자분리막 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라, 필드 산화막을 형성하는 방법을 대신하여 STI 공정을 이용하여 소자간을 절연시키는 방법이 주로 이용되고 있다. STI 공정 과정을 도 1을 참조하여 설명하면 다음과 같다.
도 1(a) 내지 1(d)는 종래 반도체 소자의 소자분리막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1(a)에 도시된 바와 같이, 실리콘 기판(11) 상부에 패드 산화막(12) 및 패드 질화막(13)을 순차적으로 형성한 후, 소자분리막 형성을 위한 포토레지스트를 이용한 식각 공정으로 패드 질화막(13) 및 패드 산화막(12)을 순차적으로 식각한다. 여기에서, 패드 산화막은 100 내지 200Å의 두께로 형성하고, 패드 질화막(13)은 1000 내지 2500Å의 두께로 형성한다.
도 1(b)에 도시된 바와 같이, 패터닝된 패드 질화막(13) 및 패드 산화막(12)을 마스크로 이용한 건식 식각 공정으로 실리콘 기판(11)을 식각하여 트랜치를 형성한 다음, 전체 구조 상부에 갭 필링 산화막(14)을 형성한다. 여기에서, 갭 필링 산화막(14)으로는 갭 매립 특성이 우수한 고농도 플라즈마 화학기상 증착(HDP-CVD) 산화막을 사용한다.
도 1(c)는 패드 질화막(13)을 스토퍼로 이용한 화학적 기계적 연마(CMP) 공정을 통하여 갭 필링 산화막(14)을 연마한 후의 소자의 단면도이다. 도시된 것과 같이, 트랜치 패턴이 넓은 부분의 갭 필링 산화막(14)이 완전히 연마되지 않은 것을 알 수 있다. 이것은 HDP-CVD 산화막이 트랜치 패턴 간격의 차이에 따라 액티브 지역에 증착되는 산화막의 두께가 달기 때문이다. HDP-CVD 산화막은 일반적으로, 셀 지역이나 주변 지역의 좁은 액티브 영역에 비하여 주변 지역의 넓은 액티브 영역에 더욱 두껍게 증착되는 특성이 있다. HDP-CVD 산화막의 이러한 특성 때문에 CMP 공정 후에 넓은 트랜치 패턴 상에 갭 필링 산화막(14)이 잔류하게 된다.
도 1(d)는 잔류하는 갭 필링 산화막(14)을 제거하기 위하여 과도한 연마를 실시한 상태의 소자의 단면도이다. 이와 같은 과도한 연마에 의해 패드 질화막(13)이 마모되고, 좁은 트랜치 패턴 부분의 갭 필링 산화막(14)이 손상된 것을 알 수 있다(A 부분).
이와 같은 STI 공정에서는 평탄화를 목적으로 실시하는 CMP 공정의 마진을 위해 트랜치 깊이보다 2배정도 두꺼운 갭 필링 산화막을 증착해야 하고, 이에 따라 제거해야 하는 산화막의 양이 증가하므로 연마 후 트랜치 내에 잔류하는 산화막의 균일성이 저하되게 된다. 또한, HDP-CVD 산화막의 특성에 따라 산화막의 두께가 얇게 증착된 좁은 액티브 영역을 기준으로 CMP 공정을 실시하면, 넓은 액티브 영역에는 CMP 공정을 완료하고 난 후에도 산화막이 완전히 연마되지 않고 잔류하여 후속 공정에서 패드 질화막을 제거할 수 없게 된다. 반면, 넓은 액티브 영역을 기준으로 CMP 공정을 실시할 경우에는 좁은 액티브 영역과 셀 지역에서는 과도한 연마에 의해 질화막 패턴이 마모되어 좁은 트랜치 영역과 넓은 트랜치 영역간에 잔류하는 산화막의 두께가 500 내지 1000Å 정도 차이를 보이게 된다.
이러한 문제들로 인해 소자간 절연 효과가 감소되어 소자 작동의 신뢰성이 저하되며, 동일 웨이퍼의 다이(die)별로 셀 지역과 주변 지역에서 잔류 산화막의 두께가 달라 후속 토폴로지 형성에 문제점을 야기시켜 소자의 수율이 저하되는 문제점이 있다.
따라서, 본 발명은 트랜치 매립에 있어서 증착 균일성이 우수한 산화막과 언도프트 폴리실리콘을 이용하므로써, 우수한 갭 필링 특성을 확보하면서 트랜치를 매립할 수 있고, 후속 CMP 공저에 의한 디슁(dishing)을 방지할 수 있으며 트랜치 내 산화막의 증착 균일성을 확보할 수 있어 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 소자분리막 형성 방법을 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 소자분리막 형성 방법은 실리콘 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하고 상기 패드 질화막 상부의 선택된 영역 상에 포토레지스트막을 도포한 후 노출된 상기 패드 질화막 및 패드 산화막을 순차적으로 식각하는 단계와, 상기 포토레지스트막을 제거하고, 상기 패드 질화막을 마스크로 이용한 식각 공정으로 상기 실리콘 기판을 식각하여 트랜치 패턴을 형성하는 단계와, 1차 산화 공정을 실시하여 상기 트랜치 측면의 노출된 실리콘 기판을 산화시킨 후 트랜치 측면의 실리콘 산화막을 제거하는 단계와, 2차 산화 공정을 실시하여 상기 트랜치 측면을 산화시켜 열산화막을 형성하는 단계와, 전체 구조 상부에 산화막 및 폴리실리콘막을 순차적으로 형성하는 단계와, 화학적 기계적 연마 공정을 실시하여 상기 패드 질화막 상의 산화막 및 폴리실리콘막을 제거하는 단계와, 상기 트랜치 상부의 폴리실리콘막을 산화하여 폴리실리콘 산화막을 형성하는 단계와, 상기 패드 질화막 및 패드 산화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 2(d)는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 2(a)에 도시된 바와 같이, 실리콘 기판(21) 상부에 패드 산화막(22) 및 패드 질화막(23)을 순차적으로 형성한 후, 트랜치 형성을 위한 포토레지스트막(도시되지 않음)을 도포하고, 노출된 패드 질화막(23) 및 패드 산화막(22)을 순차적으로 식각한다. 여기에서, 패드 산화막(22)은 100 내지 250Å의 두께로 형성하고, 패드 질화막(23)은 LPCVD 방법을 이용하여 500 내지 2500Å의 두께로 형성한다.
이후, 1차 산화 공정을 실시하여, 트랜치 측면의 실리콘 기판(21)을 산화시키고 습식 식각 공정으로 통하여 제거하므로써 전 공정에서 발생한 결함을 제거한다. 다음에 700 내지 1200℃의 온도 범위에서 2차 산화 공정을 실시하여, 트랜치 측면의 실리콘 기판(21)을 산화시키므로써 열산화막(도시되지 않음)을 50 내지 200Å의 두께로 형성한다.
도 2(b)에 도시된 바와 같이, 전체 구조 상부에 산화막(24) 및 폴리실리콘막(25)을 순차적으로 형성하여 트랜치를 매립한다. 여기에서, 산화막(24)은 PE-CVD 방식 또는 LP-CVD 방식을 이용하여 300 내지 900℃의 온도 조건에서 500 내지 2500Å의 두께로 형성한다. 그리고 폴리실리콘막(25)은 언도프트 폴리실리콘 또는 비정질 폴리실리콘을 이용하여 형성하며, 400 내지 800℃의 온도 조건에서 LPCVD 방법을 이용하여 1500 내지 7000Å의 두께로 형성한다. 산화막(24)과 폴리실리콘막(25)은 갭 필링 특성이 우수하고 증착 균일성이 높기 때문에 트랜치 패턴의 크기에 상관없이 기판 전체에 걸쳐 균일하게 증착되게 된다.
도 2(c)에 도시된 바와 같이, 산화막과 언도프트 폴리실리콘막 간의 식각 선택비가 1:1인 슬러리(aslurry)를 이용하여 CMP 공정을 실시하여 패드 질화막(23) 상부의 폴리실리콘막(25) 및 산화막(24)을 제거한 후, 트랜치 상부의 언도프트 폴리실리콘을 산화시켜 폴리실리콘 산화막(25A)으로 변화시킨다. 산화막(24) 및 폴리실리콘막(25)의 증착 균일성이 우수하기 때문에 CMP 후 잔류하는 소자분리막의 균일성도 향상될 수 있다. 여기에서, 폴리실리콘막(25)의 산화는 600 내지 1100℃의 온도에서 실시한다.
도 2(d)에 도시된 바와 같이, 액티브 영역의 패드 질화막(23) 및 패드 산화막(22)을 제거하여 STI 공정을 완료한다.
이와 같은 공정을 통하여 트랜치 패턴의 폭에 상관없이 균일한 증착 특성을 갖는 STI를 형성할 수 있다.
상술한 바와 같이 본 발명에 따르면
트랜치 매립을 위한 폴리실리콘막 및 산화막 연마 후 잔류하는 산화막 두께를 균일하게 할 수 있고, 트랜치의 폭에 따른 웨이퍼 지역별 기판의 단차를 방지할 수 있다. 또한, 소자가 집적화되어 트랜치의 깊이가 더욱 깊어지고 에스펙트비(aspect ratio)가 증가하여도 우수한 트랜치 매립 특성을 확보할 수 있어, 소자의 디자인 룰이 감소함에 따라 발생하는 필드산화막 미성장(ungrown) 등과 같은 소자 분리 공정의 불안정 요인을 근본적으로 해결할 수 있다.
도 1(a) 내지 1(d)는 종래 반도체 소자의 소자분리막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
도 2(a) 내지 2(d)는 본 발명에 따른 반도체 소자의 소자분리막 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11, 21 : 실리콘 기판 12, 22 : 패드 산화막
13, 23 : 패드 질화막 14, 24 : 산화막
25 : 폴리실리콘막 25A : 폴리실리콘 산화막
Claims (8)
- 실리콘 기판 상부에 패드 산화막 및 패드 질화막을 순차적으로 형성하고 상기 패드 질화막 상부의 선택된 영역 상에 포토레지스트막을 도포한 후 노출된 상기 패드 질화막 및 패드 산화막을 순차적으로 식각하는 단계와,상기 포토레지스트막을 제거하고, 상기 패드 질화막을 마스크로 이용한 식각 공정으로 상기 실리콘 기판을 식각하여 트랜치 패턴을 형성하는 단계와,1차 산화 공정을 실시하여 상기 트랜치 측면의 노출된 실리콘 기판을 산화시킨 후 트랜치 측면의 실리콘 산화막을 제거하는 단계와,2차 산화 공정을 실시하여 상기 트랜치 측면을 산화시켜 열산화막을 형성하는 단계와,전체 구조 상부에 산화막 및 폴리실리콘막을 순차적으로 형성하는 단계와,화학적 기계적 연마 공정을 실시하여 상기 패드 질화막 상의 산화막 및 폴리실리콘막을 제거하는 단계와,상기 트랜치 상부의 폴리실리콘막을 산화하여 폴리실리콘 산화막을 형성하는 단계와,상기 패드 질화막 및 패드 산화막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 패드 산화막은 100 내지 250Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 패드 질화막은 LPCVD 방식을 이용하여 500 내지 2500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 2차 산화 공정에 의해 상기 트랜치 측면에 형성되는 열산화막은 700 내지 1200℃의 온도에서 50 내지 200Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 산화막은 PECVD 또는 LPCVD 방법을 이용하여 300 내지 900℃의 온도에서 500 내지 2500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 폴리실리콘막은 언도프트 폴리실리콘막 및 비정질 폴리실리콘막 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 폴리실리콘막은 LPCVD 방법을 이용하여 400 내지 800℃의 온도에서 1500 내지 7000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
- 제 1 항에 있어서,상기 폴리실리콘 산화막은 상기 폴리실리콘막을 600 내지 1100℃의 온도에서 산화시켜 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성 방법.
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| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20110222 Year of fee payment: 7 |
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