KR100247940B1 - 트렌치 소자분리방법 - Google Patents
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Abstract
본 발명은 식각저지 라이너를 사용하는 트렌치 소자분리 방법에 관하여 개시한다. 본 발명은 트렌치 영역의 측벽 및 바닥에 산화막 라이너를 형성하고 산화막 라이너 표면에 질소를 함유하는 가스 분위기에서 플라즈마 처리를 실시함으로써, 산화막 라이너 표면에 산화막 식각용액에 대하여 높은 식각 선택비를 보이는 식각저지 라이너를 선택적으로 형성하는 것을 특징으로 한다. 이에 따라, 트렌치 영역들 사이의 활성영역을 노출시키기 위하여 활성영역 상에 형성된 패드산화막 패턴 및 패드질화막 패턴을 과도식각공정으로 제거할지라도 트렌치 영역의 측벽이 노출되는 것을 방지할 수 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 식각저지 라이너를 사용하는 트렌치 소자분리 방법에 관한 것이다.
반도체소자의 집적도가 증가함에따라 소자분리 영역의 폭은 점점 감소하고 있다. 고집적 반도체소자에 적합한 소자분리 기술로서 트렌치 소자분리 기술이 널리 이용되고 있다. 트렌치 소자분리 기술은 반도체기판의 소정영역을 선택적으로 식각하여 좁은 폭을 갖는 트렌치 영역을 형성하고, 트렌치 영역을 산화막으로 채우는 기술이다. 따라서, 트렌치 소자분리 기술을 사용하여 서로 이웃한 모스 트랜지스터를 격리시킬 경우 버즈비크가 생성되는 로코스(LOCOS; local oxidation of silicon) 소자 분리 기술에 비하여 소자분리 영역의 폭을 감소시킬 수 있다. 그러나, 트렌치 소자분리 기술을 사용하여 모스 트랜지스터를 형성하는 경우에, 트렌치 영역 내의 산화막이 리세스(recess)되어 트렌치 영역의 상부측벽(upper sidewall)이 노출된다. 이는, 트렌치 영역을 채우는 산화막을 형성한 후에 트렌치 영역들 사이의 활성영역 표면을 노출시키기 위한 습식식각 공정시 트렌치 영역 내의 산화막 또한 식각되기 때문이다. 상기한 바와 같이 트렌치 영역의 상부측벽이 노출된 반도체기판의 활성영역 표면에 게이트 산화막을 형성하고 게이트 산화막을 가로지르는 게이트 전극을 형성하면, 트렌치 영역의 상부측벽 상에도 게이트 산화막 및 게이트 전극이 형성된다. 이에 따라, 모스 트랜지스터의 게이트 전극에 문턱전압보다 낮은 전압이 인가될지라도 트렌치 영역의 상부 코너부위에 강한 전계가 형성된다. 결과적으로, 모스 트랜지스터의 역협폭 효과(inverse narrow width effect)에 기인하는 채널 누설전류가 증가되어 모스 트랜지스터의 스위칭 특성이 저하된다.
상기한 문제점을 개선시키기 위한 트렌치 소자분리 기술이 미국 특허 제5,447,884호에 개시되었다. 미국 특허 제5,447,884호에 따르면, 트렌치 영역이 형성된 기판 전면을 덮는 질화막 및 트렌치 영역을 채우는 TEOS 산화막을 순차적으로 형성한 후에 약 800℃의 온도에서 습식 산화공정을 실시함으로써, 상기 TEOS 산화막 및 상기 질화막을 응축(densification)시킨다. 이와 같이 800℃의 저온에서 습식 산화공정에 의해 응축된 TEOS 산화막 및 질화막은 각각 불산 용액(hydrofluoric acid) 및 인산 용액(phosphoric acid)에 대하여 느린 습식 식각률을 보인다. 따라서, 트렌치 영역들 사이의 활성영역을 노출시키기 위한 패드질화막 및 패드산화막을 식각하는 후속 공정을 실시할 때 트렌치 영역 내의 TEOS 산화막 및 질화막이 리세스되는 현상을 방지할 수 있다. 그러나, 미국 특허 제5,447,884호는 트렌치 영역들 사이의 활성영역을 노출시킨 후에 트렌치 영역 내의 TEOS 산화막 표면이 활성영역의 표면보다 높은 상태를 유지한다. 따라서, 평탄화 공정에 불리한 문제점이 있다.
본 발명이 이루고자하는 기술적 과제는 평탄화 공정에 유리하면서 모스 트랜지스터의 역협폭 효과를 개선시킬 수 있는 트렌치 소자분리 방법을 제공하는 데 있다.
도 1 내지 도 5는 본 발명에 따른 트렌치 소자분리 방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체기판 상에 반도체기판의 소정영역을 노출시키는 보호층 패턴을 형성하고, 상기 노출된 반도체기판을 식각하여 트렌치 영역을 형성한다. 여기서, 상기 보호층 패턴은 차례로 적층된 패드산화막 패턴 및 패드질화막 패턴으로 구성된다. 상기 트렌치 영역의 측벽 및 바닥에 선택적으로 산화막 라이너(oxide liner)를 형성한 다음, 상기 산화막 라이너의 표면에 식각저지 라이너(etch stop liner)를 형성한다. 상기 식각저지 라이너는 산화막 식각용액에 대하여 높은 식각 선택비(high etch selectivity)를 갖는 물질막, 예컨대 실리콘 옥시나이트라이드(silicon oxynitride)막으로 형성하는 것이 바람직하며, 질소원자를 함유하는 가스 분위기에서 플라즈마 처리를 실시함으로써 산화막 라이너의 표면에 선택적으로 형성할 수 있다. 상기 식각저지 라이너가 형성된 기판 전면에 상기 트렌치 영역을 채우는 CVD 산화막을 형성하고, 상기 보호층 패턴이 노출될 때까지 CVD 산화막을 평탄화시키어 트렌치 영역 내에 CVD 산화막 패턴을 형성한다. 상기 노출된 보호층 패턴을 구성하는 패드질화막 패턴 및 패드산화막 패턴을 화학용액들을 사용하여 연속적으로 제거함으로써, 트렌치 영역들 사이의 활성영역 표면을 노출시킨다. 여기서, 상기 패드질화막 패턴을 제거하기 위한 화학용액으로는 인산용액(H3PO4)이 널리 사용되고, 상기 패드산화막 패턴을 제거하기 위한 화학용액으로는 불산용액(hydrofluoric acid) 또는 완충 산화막 식각용액(BOE;buffered oxide etchant) 등이 널리 사용된다. 상기 패드질화막 패턴 및 상기 패드산화막 패턴을 제거할 때 상기 식각저지 라이너는 상기 산화막 라이너가 불산용액 또는 완충산화막 식각용액에 의해 식각되는 것을 방지하는 역할을 한다. 그리고, 상기 패드산화막 패턴을 제거하는 공정은 활성영역 표면을 완전히 노출시키기 위하여 과도하게 식각하여야 한다. 이에 따라, 식각저지 라이너의 상부 측벽이 노출되고 트렌치 영역 내에 리세스된 CVD 산화막 패턴이 형성된다. 상기한 바와 같이, 트렌치 영역의 측벽은 산화막 라이너 및 식각저지 라이너에 의해 둘러싸이므로 노출되는 것을 방지할 수 있다. 이어서, 상기 활성영역 표면에 게이트 산화막을 형성하고, 상기 게이트 산화막의 소정영역 상을 지나는 게이트 전극을 형성하여 모스 트랜지스터를 형성한다. 여기서, 상기 산화막 라이너는 상기 게이트 산화막보다 두껍게 형성하는 것이 바람직하다.
상술한 본 발명에 의하면, 활성영역을 노출시키기 위하여 패드질화막 패턴 및 패드산화막 패턴을 제거할 때, 트렌치 영역의 측벽이 노출되는 것을 방지할 수 있다. 이에 따라, 모스 트랜지스터의 역협폭 효과에 기인하는 스위칭 특성의 저하를 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 보호층 패턴(6)을 형성하는 단계를 설명하기 위한 단면도이다. 도 1을 참조하면, 반도체기판(1), 예컨대 실리콘 기판 상에 패드산화막 및 패드질화막을 차례로 형성한다. 상기 패드질화막 및 상기 패드산화막을 연속적으로 패터닝하여 상기 반도체기판(1)의 소정영역을 노출시키는 패드산화막 패턴(3) 및 패드질화막 패턴(5)을 형성한다. 여기서, 상기 패드산화막 패턴(3) 및 패드질화막 패턴(5)은 보호층 패턴(6)을 구성한다. 상기 패드산화막으로는 열산화막이 널리 사용되고, 상기 패드질화막으로는 CVD 질화막이 널리 사용된다.
도 2는 트렌치 영역(T) 및 산화막 라이너(7)를 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 보호층 패턴(6)에 의해 노출된 반도체기판(1)을 식각하여 트렌치 영역(T)을 형성한다. 상기 트렌치 영역(T)이 형성된 기판을 열산화시키어 상기 트렌치 영역의 측벽 및 바닥에 산화막 라이너(7)를 선택적으로 형성한다. 상기 산화막 라이너(7)는 100Å 내지 300Å의 두께로 형성하는 것이 바람직하다.
도 3은 식각저지 라이너(9) 및 CVD 산화막 패턴(11)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 산화막 라이너(7)가 형성된 결과물을 질소를 함유하는 가스 분위기에서 플라즈마 처리를 실시함으로써, 산화막 라이너(7) 표면에 산화막 식각용액에 대하여 높은 식각 선택비를 보이는 식각저지 라이너(9), 즉 실리콘 옥시나이트라이드(silicon oxynitride)막을 선택적으로 형성한다. 상기 질소를 함유하는 가스로는 N2O 가스, NO 가스 및 암모니아(NH3) 가스로 이루어진 일 군중 선택된 어느 하나인 것이 바람직하다. 다음에, 상기 식각저지 라이너(9)가 형성된 결과물 전면에 트렌치 영역(T)을 채우는 CVD 산화막을 형성한다. 여기서, 상기 CVD 산화막은 트렌치 영역(T)을 완전히 채우기 위하여 단차도포성이 우수한 물질막으로 형성하는 것이 바람직하다. 상기 단차도포성이 우수한 물질막으로는 O3-TEOS(Ozone - TetraEthylOrthoSilicate)막과 같은 언도우프트 산화막(undoped silicate glass layer)으로 형성할 수도 있고, PSG(PhosphoSilicate Glass)막 또는 BPSG(BoroPhosphoSilicate Glass)막과 같은 도우프트 산화막(doped silicate glass layer)으로 형성할 수도 있다. 이어서, 상기 패드질화막 패턴(5)이 노출될 때까지 상기 CVD 산화막을 에치백(etch-back) 공정 또는 화학기계적 연마(CMP) 공정으로 평탄화시키어 트렌치 영역(T) 내에 CVD 산화막 패턴(11)을 형성한다.
도 4는 리세스된(recessed) CVD 산화막 패턴(11a)을 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 상세히 설명하면, 상기 노출된 패드질화막 패턴(5)을 화학용액, 예컨대 인산용액으로 제거하여 패드산화막 패턴(3)을 노출시킨다. 다음에, 상기 노출된 패드산화막 패턴(3)을 불산용액(hydrofluoric acid) 또는 완충 산화막 식각용액(BOE; Buffered Oxide Etchant)으로 제거하여 트렌치 영역들 사이의 활성영역 표면을 노출시킨다. 이때, 반도체기판 전체에 걸친 모든 활성영역 표면을 완전히 노출시키기 위하여 상기 패드산화막 패턴(3)은 과도식각 공정으로 제거하여야 한다. 이에 따라, 도 4에 도시된 바와 같이 CVD 산화막 패턴(11)이 식각되어 그 크기가 작아진 리세스된 CVD 산화막 패턴(11a)이 형성된다. 그러나, 패드산화막 패턴(3)을 과도한 식각공정으로 제거할지라도, 상기 트렌치 영역의 측벽에 형성된 산화막 라이너(7)는 식각되지 않는다. 이는, 산화막 라이너(7)의 표면을 덮는 식각저지 라이너(9)가 산화막 식각용액, 즉 불산용액 또는 완충 산화막 식각용액에 대하여 높은 식각 선택비를 갖고 있기 때문이다. 따라서, 리세스된 CVD 산화막 패턴(11a)을 형성한 후에 상기 식각저지 라이너(9)의 상부측벽(upper sidewall)은 노출될지라도, 트렌치 영역의 측벽은 산화막 라이너(7) 및 식각저지 라이너(9)에 의해 덮여져 있다.
도 5는 본 발명에 따른 트렌치 소자분리 방법을 적용하여 모스 트랜지스터를 형성하는 단계를 설명하기 위한 단면도이다. 좀 더 구체적으로 설명하면, 상기 활성영역 표면에 게이트 산화막(13)을 형성하고, 상기 게이트 산화막(13)의 소정영역 상을 지나는 게이트 전극(15)을 형성한다. 이와 같이 형성된 게이트 전극(15)은 도 5의 C로 표시한 부분에 도시된 바와 같이 식각저지 라이너(9)의 상부측벽을 덮는다. 이에 따라, 게이트 전극(15) 및 트렌치 영역(T)의 측벽 사이에 산화막 라이너(7) 및 식각저지 라이너(9)가 개재된 형태를 보인다. 여기서, 상기 게이트 산화막은 통상적으로 고집적 반도체소자에 적합한 두께, 예컨대 50Å 내지 80Å의 두께로 형성한다. 따라서, 산화막 라이너(7)가 게이트 산화막(13)에 비하여 두꺼우므로 게이트 전극(15)에 문턱전압이 인가된 상태에서 상기 활성영역 표면에는 채널이 형성되는 반면에 상기 트렌치 영역의 측벽에는 채널이 형성되는 것을 방지할 수 있다. 결과적으로, 채널 누설전류를 발생시키는 역협폭 효과를 억제시킬 수 있으므로 모스 트랜지스터의 특성을 개선시킬 수 있다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상기한 바와 같이 본 발명에 따르면, 활성영역을 완전히 노출시키기 위하여 상기 패드질화막 및 상기 패드산화막을 과도한 식각공정으로 제거할지라도 트렌치 영역의 측벽이 노출되는 것을 방지할 수 있다. 이에 따라, 모스 트랜지스터의 역협폭 효과에 기인하는 채널누설전류 특성을 개선시킬 수 있다.
Claims (14)
- 반도체기판 상에 패드산화막 및 패드질화막을 차례로 형성하는 단계;상기 패드질화막 및 상기 패드산화막을 연속적으로 패터닝함으로써, 상기 반도체기판의 소정영역을 노출시키는 패드산화막 패턴 및 패드질화막 패턴을 형성하는 단계;상기 노출된 반도체기판을 선택적으로 식각함으로써, 상기 패드산화막 패턴 아래에 활성영역을 한정하는 트렌치 영역을 형성하는 단계;상기 트렌치 영역의 측벽 및 바닥에 산화막 라이너를 형성하는 단계;상기 산화막 라이너 표면에 식각저지 라이너(etch stop liner)를 선택적으로 형성하는 단계;상기 식각저지 라이너에 의해 둘러싸여진 트렌치 영역을 채우는 CVD 산화막 패턴을 형성하는 단계;상기 패드질화막 패턴을 제거하는 단계; 및상기 활성영역을 완전히 노출시키기 위하여 상기 패드산화막 패턴을 과잉식각(over etch)함으로써, 상기 식각저지 라이너의 상부측벽(upper sidewall)을 노출시키는 리세스된 CVD 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 산화막 라이너는 100Å 내지 300Å의 두께를 갖는 열산화막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 식각저지 라이너는 실리콘 옥시나이트라이드막(SiON; silicon oxynitride layer)인 것을 특징으로 하는 트렌치 소자분리 방법.
- 제3항에 있어서, 상기 실리콘 옥시나이트라이드막은 질소원자를 함유하는 가스를 사용하는 플라즈마 처리 공정으로 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제4항에 있어서, 상기 질소원자를 함유하는 가스는 N2O 가스, NO 가스 및 암모니아(NH3) 가스로 이루어진 일 군중 선택된 어느 하나인 것을 특징으로 하는 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 CVD 산화막 패턴을 형성하는 단계는상기 식각저지 라이너가 형성된 결과물 전면에 상기 식각저지 라이너에 의해 둘러싸여진 트렌치 영역을 채우는 CVD 산화막을 형성하는 단계; 및상기 패드질화막 패턴이 노출될 때까지 상기 CVD 산화막을 평탄화시키어 상기 트렌치 영역을 채우는 CVD 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제6항에 있어서, 상기 CVD 산화막 패턴은 상기 CVD 산화막을 화학기계적 연마공정으로 평탄화시키어 형성하는 것을 특징으로 하는 트렌치 소자분리 방법.
- 제6항에 있어서, 상기 CVD 산화막은 언도우프트 산화막(undoped silicate glass layer) 및 도우프트 산화막(doped silicate glass layer)으로 이루어진 일 군중 선택된 어느 하나인 것을 특징으로 하는 트렌치 소자분리 방법.
- 제8항에 있어서, 상기 언도우프트 산화막은 O3-TEOS (Ozone - TetraEthylOrthoSilicate)막인 것을 특징으로 하는 트렌치 소자분리 방법.
- 제8항에 있어서, 상기 도우프트 산화막은 PSG(PhosphoSilicate Glass)막 및 BPSG(BoroPhosphoSilicate Glass)막중 선택된 어느 하나인 것을 특징으로 하는 트렌치 소자분리 방법.
- 반도체기판의 소정영역이 식각되어 활성 영역 및 비활성 영역을 한정하는 트렌치 영역;상기 트렌치 영역에 의해 둘러싸여진 활성영역 표면에 형성된 게이트 산화막;상기 트렌치 영역의 측벽 및 바닥에 형성된 산화막 라이너;상기 산화막 라이너 표면에 형성된 식각저지 라이너;상기 식각저지 라이너에 의해 둘러싸여진 트렌치 영역을 채우고 상기 식각저지 라이너의 상부측벽을 노출시키는 리세스된 CVD 산화막 패턴; 및상기 게이트 산화막의 소정영역을 가로지르고 상기 노출된 식각저지 라이너의 상부측벽을 덮는 게이트 전극을 포함하는 것을 특징으로 하는 모스 트랜지스터.
- 제11항에 있어서, 상기 산화막 라이너는 100Å 내지 300Å의 두께를 갖는 열산화막인 것을 특징으로 하는 모스 트랜지스터.
- 제11항에 있어서, 상기 식각저지 라이너는 실리콘 옥시나이트라이드막인 것을 특징으로 하는 모스 트랜지스터.
- 제11항에 있어서, 상기 게이트 산화막은 상기 산화막 라이너보다 얇은 두께를 갖는 것을 특징으로 하는 모스 트랜지스터.
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| DE10050357B4 (de) * | 1999-10-12 | 2015-07-02 | Conversant Intellectual Property Management Inc. | Graben-Isolierstruktur, eine damit ausgestattete Halbleitervorrichtung und Graben-Isolierverfahren |
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