KR20030021011A - 반도체 섈로우 트렌치 분리 공정에서의 산화막 형성 방법 - Google Patents
반도체 섈로우 트렌치 분리 공정에서의 산화막 형성 방법 Download PDFInfo
- Publication number
- KR20030021011A KR20030021011A KR1020010054430A KR20010054430A KR20030021011A KR 20030021011 A KR20030021011 A KR 20030021011A KR 1020010054430 A KR1020010054430 A KR 1020010054430A KR 20010054430 A KR20010054430 A KR 20010054430A KR 20030021011 A KR20030021011 A KR 20030021011A
- Authority
- KR
- South Korea
- Prior art keywords
- trench isolation
- layer
- oxide film
- oxynitride
- shallow trench
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
- H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
- H01L21/02332—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen into an oxide layer, e.g. changing SiO to SiON
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
반도체 섈로우 트렌치 분리(Shallow Trench Isolation) 공정에서의 산화막 형성 방법을 개시한다.
본 발명은, 반도체 섈로우 트렌치 분리 공정에서의 산화막 형성 방법에 있어서, 산화막을 성장 또는 증착시킨 후에 NO 가스를 사용하여 어닐링하는 과정과; 산화막의 일부를 산화 질화막(oxynitride)으로 변환시키는 과정으로 이루어진다.
따라서, 본 발명은 STI 표면에 산화막을 성장시킬 때 동일 공정에서 짧은 시간동안 NO 가스를 사용하여 어닐링하는 공정을 추가함으로써, 산화 질화막을 형성시켜 후속 공정에서 살리사이드 형성을 방지하여 흠에 대한 공정 마진을 높이고, 생산성 향상에 따른 품질 개선 및 수율 향상을 높일 수 있는 효과가 있다.
Description
본 발명은 반도체 제조 공정의 섈로우 트렌치 분리(Shallow Trench Isolation : 이하, STI라 약칭함) 기술에 관한 것으로, 특히, 트렌치 측벽으로의 살리사이드(self-aligned silicide)층 형성을 억제하는데 적합한 반도체 STI 공정에서의 산화막 형성 방법에 관한 것이다.
반도체 STI 공정의 산화막 형성 과정에서는, 습식 화학물질, 예컨대, HF, BOE 등이 사용되는데, 이러한 화학물질의 잦은 사용으로 인해 STI 가장자리에 흠(divot)이 발생하게 된다.
이러한 흠이 살리사이드층과 반응하면 접합 누설 전류 및 접합 파손의 발생 빈도를 증가시켜 제품 특성 및 수율 저하를 초래할 수 있다는 문제가 제기되었다.
즉, 도 1a에 도시한 바와 같이, 반도체 평탄화 공정 이후, 습식 화학물질의 사용 빈도가 증가하면서 흠(108)이 발생되어 살리사이드(104) 형성 후에 접합 누설 전류 또는 접합 파손의 발생 빈도가 증가하여 제품 품질 저하 및 수율 저하를 초래할 소지가 있었다.
또한, 도 1b에 도시한 바와 같이, 소스, 드레인 영역에 미스 얼라인되는(miss aligned) 콘택트 홀(112)을 형성 시, 산화막 오버 에칭에 따른 흠(108) 현상의 심화를 유발하여 상술한 바와 같은 동일한 문제들을 유발할 소지가 있었다.
따라서, 본 발명은 상술한 문제들을 해결하기 위해 안출한 것으로, STI 표면에 산화막을 성장 또는 증착시킨 후에 NO 가스로 어닐링(anneal)하는 공정을 추가하여 산화막의 일부를 산화 질화막(oxynitride)으로 변환시킴으로써, STI 측벽으로의 살리사이드 형성을 방지하여 반도체 수율 및 특성을 향상시키도록 한 반도체 STI 공정에서의 산화막 형성 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위하여 본 발명은, 반도체 STI 공정에서의 산화막 형성 방법에 있어서, 산화막을 성장 또는 증착시킨 후에 NO 가스를 사용하여 어닐링하는 과정과; 산화막의 일부를 산화 질화막으로 변환시키는 과정을 포함하는 것을 특징으로 하는 반도체 STI 공정에서의 산화막 형성 방법을 제공한다.
도 1a 및 도 1b는 통상의 반도체 섈로우 트렌치 분리 공정을 설명하기 위한 도면,
도 2는 본 발명에 따른 방법을 설명하기 위한 반도체 섈로우 트렌치 분리 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 충진막
102, 202 : STI
104, 204 : 살리사이드층
106, 206 : 접합층
108 : 흠
110 : 금속층
112 : 콘택트 홀
200 : 산화 질화막
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.
설명에 앞서, 본 발명의 핵심 기술 요지는, NO(또는 N2O, 또는 NH3) 어닐링 공정을 적용하여 산화막의 일부를 산화 질화막으로 변환시킴으로써 STI 에지 부분으로의 살리사이드 형성을 방지하도록 한다는 것으로, 이러한 기술로부터 본 발명의 목적으로 하는 바를 용이하게 달성할 수 있을 것이다.
이때, NO 어닐링 공정이라 함은, STI 표면에 산화막을 성장시킨 후 NO 등의 가스를 사용하여 어닐링을 실시하면 산화막내에 질소 성분이 확산하여 산화막과 반응함으로써 산화 질화막을 형성시키는 공정을 말하며, 이러한 산화 질화막은 일반 산화막과 비교시 HF 계열의 에칭 용액에 대한 에칭 비율이 작고 살리사이드 막이형성되지 않도록 하는 특성을 지니고 있다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 STI 공정에서의 산화막 형성 방법을 설명하기 위한 공정 단면도이다.
도 2에 도시한 바와 같이, STI(202) 표면에 산화막을 성장 또는 증착시킨 후에, 어닐링 가스, 바람직하게는, NO, N2O, NH3가스 중 하나의 가스, 보다 바람직하게는 NO 가스를 사용하여 공정과 동시에 또는 추가 어닐링 공정을 실시하면, 산화막의 일부가 산화 질화막(200)으로 변환됨을 알 수 있다.
이러한 산화 질화막(200)은 STI(202) 측벽으로의 살리사이드(204) 형성을 방지하도록 하는 바, 흠에 대한 공정 특성을 향상시킬 수 있을 것이다.
이때, 이들 가스를 사용하여 산화 질화막을 형성하는데 수반되는 공정 온도 조건은, 바람직하게는, 700∼1150℃로 설정될 수 있다.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위내에서 여러 가지 변형이 가능한 것은 물론이다.
따라서, 본 발명은 STI 표면에 산화막을 성장시킬 때 동일 공정에서 짧은 시간동안 NO 가스를 사용하여 어닐링하는 공정을 추가함으로써, 산화 질화막을 형성시켜 후속 공정에서 살리사이드 형성을 방지하여 흠에 대한 공정 마진을 높이고, 생산성 향상에 따른 품질 개선 및 수율 향상을 높일 수 있는 효과가 있다.
Claims (3)
- 반도체 섈로우 트렌치 분리(Shallow Trench Isolation) 공정에서의 산화막 형성 방법에 있어서,상기 산화막을 성장 또는 증착시킨 후에 NO 가스를 사용하여 어닐링하는 과정과;상기 산화막의 일부를 산화 질화막(oxynitride)으로 변환시키는 과정을 포함하는 것을 특징으로 하는 반도체 섈로우 트렌치 분리 공정에서의 산화막 형성 방법.
- 제 1 항에 있어서,상기 어닐링 과정에 사용되는 가스는 N2O 또는 NH3인 것을 특징으로 하는 반도체 섈로우 트렌치 분리 공정에서의 산화막 형성 방법.
- 제 1 항에 있어서,상기 산화 질화막을 형성하는데 수반되는 공정 온도 조건은 700∼1150℃인 것을 특징으로 하는 반도체 섈로우 트렌치 분리 공정에서의 산화막 형성 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010054430A KR20030021011A (ko) | 2001-09-05 | 2001-09-05 | 반도체 섈로우 트렌치 분리 공정에서의 산화막 형성 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020010054430A KR20030021011A (ko) | 2001-09-05 | 2001-09-05 | 반도체 섈로우 트렌치 분리 공정에서의 산화막 형성 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20030021011A true KR20030021011A (ko) | 2003-03-12 |
Family
ID=27722590
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020010054430A KR20030021011A (ko) | 2001-09-05 | 2001-09-05 | 반도체 섈로우 트렌치 분리 공정에서의 산화막 형성 방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20030021011A (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7101803B2 (en) | 2003-03-17 | 2006-09-05 | Samsung Electronics, Co., Ltd. | Method of trench isolation and method for manufacturing a non-volatile memory device using the same |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990057708A (ko) * | 1997-12-30 | 1999-07-15 | 윤종용 | 트렌치 소자분리방법 |
US5985735A (en) * | 1995-09-29 | 1999-11-16 | Intel Corporation | Trench isolation process using nitrogen preconditioning to reduce crystal defects |
KR20000019032A (ko) * | 1998-09-08 | 2000-04-06 | 윤종용 | 반도체 소자분리 방법 |
US6153480A (en) * | 1998-05-08 | 2000-11-28 | Intel Coroporation | Advanced trench sidewall oxide for shallow trench technology |
KR20010037844A (ko) * | 1999-10-20 | 2001-05-15 | 윤종용 | 반도체 소자의 트렌치형 소자 분리막 형성방법 |
-
2001
- 2001-09-05 KR KR1020010054430A patent/KR20030021011A/ko not_active Application Discontinuation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5985735A (en) * | 1995-09-29 | 1999-11-16 | Intel Corporation | Trench isolation process using nitrogen preconditioning to reduce crystal defects |
KR19990057708A (ko) * | 1997-12-30 | 1999-07-15 | 윤종용 | 트렌치 소자분리방법 |
US6153480A (en) * | 1998-05-08 | 2000-11-28 | Intel Coroporation | Advanced trench sidewall oxide for shallow trench technology |
KR20000019032A (ko) * | 1998-09-08 | 2000-04-06 | 윤종용 | 반도체 소자분리 방법 |
KR20010037844A (ko) * | 1999-10-20 | 2001-05-15 | 윤종용 | 반도체 소자의 트렌치형 소자 분리막 형성방법 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7101803B2 (en) | 2003-03-17 | 2006-09-05 | Samsung Electronics, Co., Ltd. | Method of trench isolation and method for manufacturing a non-volatile memory device using the same |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6037238A (en) | Process to reduce defect formation occurring during shallow trench isolation formation | |
CN100570860C (zh) | 双应力记忆技术方法和相关半导体器件 | |
KR100461330B1 (ko) | 반도체 소자의 sti 형성공정 | |
US7622344B2 (en) | Method of manufacturing complementary metal oxide semiconductor transistors | |
US20070072403A1 (en) | Semiconductor device and method for fabricating the same | |
US6468904B1 (en) | RPO process for selective CoSix formation | |
US20050176205A1 (en) | Method of forming a transistor using selective epitaxial growth | |
KR100511924B1 (ko) | 반도체 소자의 소자분리막 형성방법 | |
US6864149B2 (en) | SOI chip with mesa isolation and recess resistant regions | |
KR20030021011A (ko) | 반도체 섈로우 트렌치 분리 공정에서의 산화막 형성 방법 | |
US6995449B1 (en) | Deep trench isolation region with reduced-size cavities in overlying field oxide | |
JPH05304108A (ja) | 半導体装置及び半導体装置の製造方法 | |
KR100603510B1 (ko) | 반도체 소자의 제조 방법 | |
KR100458119B1 (ko) | 반도체 장치의 실리사이드막 제조 방법 | |
US9741818B2 (en) | Manufacturing method of semiconductor structure for improving quality of epitaxial layers | |
KR100291277B1 (ko) | 반도체 소자의 샐리사이드 형성 방법 | |
US20110008938A1 (en) | Thin film and method for manufacturing semiconductor device using the thin film | |
KR20000054890A (ko) | 선택적 에피택셜 성장에 의한 전계효과 트랜지스터 형성방법 | |
US6238958B1 (en) | Method for forming a transistor with reduced source/drain series resistance | |
KR100904729B1 (ko) | 반도체소자의 듀얼 게이트 형성방법 | |
KR970053379A (ko) | 소자 격리영역의 형성방법 | |
US20040079279A1 (en) | Epitaxial CoSi2 on MOS devices | |
KR100408862B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 | |
KR0172043B1 (ko) | 반도체 소자 제조 방법 | |
KR20050080253A (ko) | 리세스 트랜지스터의 게이트 및 그 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application |