KR20050080253A - 리세스 트랜지스터의 게이트 및 그 형성 방법 - Google Patents

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Abstract

금속 실리사이드 패턴의 쪼개짐를 방지하기 위한 리세스 트랜지스터의 게이트 및 그 형성 방법이 개시되어 있다. 반도체 기판의 트렌치 저면 및 측면과 상기 기판의 주표면에 게이트 산화막을 형성한다. 상기 게이트 산화막 상에 상기 트렌치를 매몰하도록 제1 폴리실리콘막을 형성하고, 상기 제1 폴리실리콘막 상에 금속 실리사이드막을 형성하고, 상기 금속 실리사이드막 상에 제2 폴리실리콘막을 형성한다. 상기 제2 폴리실리콘 막, 금속 실리사이드 막, 제1 폴리실리콘 막과 게이트 산화막을 패터닝 하여 예비 게이트 구조물을 형성하고, 상기 예비 게이트 구조물의 측벽에 재산화막을 형성하여 게이트 구조물을 형성한다. 이와 같이 금속 실리사이드 패턴 상에 제2 폴리실리콘 패턴을 형성하여, 재산화막의 형성중 금속 실리사이드 패턴이 쪼개져서 게이트 구조물로부터 박리되는 것을 방지하여 소자의 특성을 향상시킬 수 있다.

Description

리세스 트랜지스터의 게이트 및 그 형성 방법{gate of recessed transistor and method of forming the same}
본 발명은 게이트 및 그 형성 방법에 관한 것이다. 보다 상세하게는, 리세스 트랜지스터의 게이트 및 그 형성 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 소자형성영역, 즉 액티브 영역의 크기가 줄어들게 되었고, 이에 따라 액티브 영역에 형성되는 MOS 트랜지스터의 채널 길이가 서브-마이크론(sub-micron)급 이하로 줄어들게 되었다. MOS 트랜지스터의 채널 길이가 짧아짐에 따라, 채널 영역에서의 전계나 전위에 미치는 소오스 및 드레인의 영향이 현저해진다. 이러한 현상을 단채널 효과(short channel effect)라 하며, 그 대표적인 것이 역치 전압(threshold voltage; Vt)의 저하이다. 이는 게이트 길이가 짧아짐에 따라 채널 영역이 게이트 전압 뿐만 아니라 소오스 및 드레인 영역의 공핍층 전하나 전계 및 전위 분포의 영향을 크게 받게 되기 때문이다.
역치 전압의 저하 이외에도 소오스/드레인 간 내압(breakdown voltage)의 저하도 단채널에 수반되는 큰 문제이다. 드레인 전압이 증가할수록 드레인의 공핍층이 비례하여 증가하여 드레인 공핍층이 소오스에 근접해지는데, 게이트 길이가 짧아지면 드레인 공핍층과 소오스 공핍층이 완전히 연결되어 버린다. 이 상태에서는 드레인 전계가 소오스 측에까지 영향을 미쳐서 소오스 근방의 확산 전위를 저하시키기 때문에, 채널이 형성되어 있지 않아도 소오스와 드레인간에 전류가 흐르게 된다. 이것이 펀치쓰루우라고 불리는 현상인데, 펀치쓰루우가 일어나기 시작하면 포화 영역에서도 드레인 전류가 포화되지 않고 급격히 증가하게 된다.
또한, 채널의 길이가 짧아짐에 따라 반도체 소자 내에는 고전계가 가해지고 이로 인해 핫 캐리어(hot carrier)가 발생한다. 핫 캐리어는 충돌이온화를 일으켜 핫 캐리어가 산화막으로 침투하게 되므로 산화막이 열화되게 된다.
따라서, 물리적으로 채널의 길이를 증가시켜, 상기 단채널 효과를 방지하기 위해 리세스 트랜지스터에 대한 연구가 활발히 진행되고 있다.
한편, 최근에는 금속과 실리콘의 열처리 화합물인 금속 실리사이드와 폴리실리콘이 적층된 이른바 폴리사이드(polycide) 게이트 구조가 일반적으로 채택되고 있다. 상기 폴리사이드 게이트 구조는 폴리실리콘으로만 이루어진 게이트 구조에 비하여 낮은 비저항과 금속 배선과의 콘택 용이성의 장점을 가진다.
예를 들면, 텅스텐 실리사이드의 형성 방법은, 도핑된 폴리실리콘층 위에 텅스텐 금속층을 증착한 후 이를 열처리하여 텅스텐과 실리콘의 반응으로 텅스텐 실리사이드(WSi)를 형성한다.
또한, 후속하여 텅스텐 실리사이드 패턴과 폴리실리콘막 패턴과 게이트 마스크 패턴(주로 실리콘 질화막으로 형성됨)을 포함하는 게이트 구조물을 형성하기 위한 게이트 마스크막, 텅스텐 실리사이드막, 폴리실리콘막 및 게이트 산화막을 건식 식각하여 패터닝하여 게이트 구조물을 형성한다. 이후 재산화 공정을 이용하여 상기 게이트 구조물의 측벽에 산화막을 형성한다. 이는, 상기 패터닝을 위한 건식 식각시 고에너지의 이온 충격으로 야기된 반도체 기판 및 게이트 구조물의 측벽 손상(damage)을 큐어링(curing)하기 위함이다.
하지만, 상기 재산화 공정중 산소 가스가 금속 실리사이드 패턴과 게이트 마스트 패턴 사이의 계면으로 침투함으로써, 상기 계면에 산화막을 형성한다. 특히, 트렌치 게이트 구조의 경우, 텅스텐 실리사이드는 중앙을 중심으로 상측방으로 신장되는 틸트(tilt)된 대나무(bamboo) 구조의 그레인(grain)을 가짐으로써, 상기 재산화 공정중 텅스텐 실리사이드 패턴과 게이트 마스크 패턴과의 계면에 쇄기형 산화막을 형성하게 된다. 이로써 텅스텐 실리사이드가 쪼개지게 되어 상기 텅스텐 실리사이드가 게이트 구조물로부터 박리되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 게이트 구조물로부터 금속 실리사이드의 박리를 방지하기 위한 리세스 트랜지스터의 게이트를 제공하는 데 있다.
본 발명의 제2 목적은 게이트 구조물로부터 금속 실리사이드의 박리를 방지하기 위한 리세스 트랜지스터의 게이트 형성 방법을 제공하는데 있다.
상기 본 발명의 제1 목적을 달성하기 위하여 본 발명은, 기판의 트렌치 저면 및 측면에 구비된 게이트 산화막 패턴; 상기 게이트 산화막 패턴 상에 상기 트렌치를 매립하도록 구비된 제1 폴리실리콘 패턴; 상기 제1 폴리실리콘 패턴 상에 구비된 금속 실리사이드 패턴; 상기 금속 실리사이드 패턴 상에 구비된 제2 폴리실리콘 패턴; 및 상기 제1 폴리실리콘 패턴, 실리사이드 패턴 및 제2 폴리실리콘 패턴의 측벽에 구비된 재산화막을 포함하는 것을 특징으로 하는 리세스 트랜지스터의 게이트를 제공한다.
상기 본 발명의 제2 목적을 달성하기 위하여 본 발명은, 기판의 트렌치 저면 및 측면과 상기 기판의 표면에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막을 포함하는 기판 전면에 상기 트렌치를 매몰하도록 제1 폴리실리콘막을 형성하는 단계; 상기 제1 폴리실리콘막 상에 금속 실리사이드막을 형성하는 단계; 상기 금속 실리사이드 막 상에 제2 폴리실리콘막을 형성하는 단계; 상기 제2 폴리실리콘 막, 금속 실리사이드 막, 제1 폴리실리콘 막과 게이트 산화막을 패터닝 하여 예비 게이트 구조물을 형성하는 단계; 및 상기 예비 게이트 구조물의 측벽에 재산화막을 형성하여 게이트 구조물을 형성하는 단계를 포함하는 리세스 트랜지스터의 게이트 형성 방법을 제공한다.
본 발명에 의하면, 금속 실리사이드 패턴 상에 제2 폴리실리콘 패턴을 형성한다. 상기 제2 폴리실리콘 패턴은 후속하는 재산화 공정중 금속 실리사이드 패턴의 상부에 산화막이 형성되는 것을 방지하여 금속 실리사이드 패턴의 박리 현상을 방지하는 역할을 한다.
또한, 상기 금속 실리사이트 막의 형성과 제2 폴리실리콘의 증착 공정들을 인시튜(in-situ)로 진행함으로써, 제2 폴리실리콘의 형성을 위하여 다른 챔보로 이동시 자연 산화막의 형성을 방지할 수 있고, 단순화된 공정으로 리세스 트랜지스터의 게이트를 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명의 실시예에 의한 리세스 트랜지스터의 게이트(200)의 단면도이다.
도 1을 참고하면, 상기 게이트(200)는 트렌치를 갖는 기판(100) 상에 게이트 산화막 패턴(110a), 제1 폴리실리콘 패턴(120a), 금속 실리사이드 패턴(130a), 제2 폴리실리콘 패턴(140a)과 재산화막(160)을 포함한다.
상기 트렌치는 반도체 기판(100)에 주 표면으로부터 소정 깊이로 라운딩된 저면을 갖고 게이트 구조물(200)이 형성될 영역에 한정되어 형성된다. 상기 트렌치의 저면 및 측면과 기판(100)의 주표면에 게이트 산화막 패턴(110a)이 형성된다.
상기 트렌치를 매립하도록 게이트 산화막 패턴(110a) 상에 제1 폴리실리콘 패턴(120a)이 형성된다. 바람직하게는 상기 제1 폴리실리콘 패턴(120a)은 상기 트렌치를 매립하면서 상기 기판(100)의 주표면으로부터 소정의 높이로 신장되도록 형성된다.
상기 제1 폴리실리콘 패턴(120a) 상에 금속 실리사이드 패턴(130a)이 형성된다. 상기 제1 폴리실리콘 패턴(120a)과 금속 실리사이드 패턴(130a)은 폴리사이드 패턴을 형성한다.
상기 금속 실리사이드 패턴(130a) 상에 제2 폴리실리콘 패턴(140a)이 형성된다. 상기 제2 폴리실리콘 패턴(140a)은 재산화막(160) 형성시 금속 실리사이드 패턴(130a)과 제1 폴리실리콘 패턴(120a)과의 계면에 산화막이 형성되는 것을 방지하는 역할을 한다.
상기 재산화막(160)은 상기 제1 폴리실리콘 패턴(120a), 금속 실리사이드 패턴(130a) 및 제2 폴리실리콘 패턴(140a)의 측벽에 형성된다.
도2a 내지 도2h는 본 발명의 실시예에 의한 리세스 트랜지스터의 게이트 형성 방법을 설명하기 위한 단면도들이다.
도2a는 트렌치를 형성하는 단계를 도시한다.
먼저, 반도체 기판(100)을 준비하고 통상의 소자 분리 공정으로 필드 산화막(101)을 형성하여 상기 기판(100)을 액티브 영역과 필드 영역으로 구분한다. 이어서, 트렌치 게이트가 형성될 영역을 정의하기 위한 제1 포토레지스트 패턴(미도시)을 형성한 후, 상기 기판(100)의 주 표면을 소정 깊이, 예컨대 1,000~1,500 Å의 깊이로 이방성 식각하여 트렌치(105)를 형성한다.
이후, 상기 제1 포토레지스트 패턴을 통상의 애싱 및 스트립 공정을 수행하여 제거한다. 이어서, 케미컬 건식 식각(Chemical Dry Etch)에 의해 노출된 기판(100)을 선택적으로 등방성 식각하여, 상기 필드 산화막(101)에 의해 가려져 식각되지 않은 기판(100) 부위를 제거하면서 동시에 상기 트렌치(105)의 저면 모서리 부위를 라운딩한다.
도2b는 게이트 산화막을 형성하는 단계를 도시하는 단면도이다.
도2b를 참조하면, 상기 트렌치(105)의 내면과 상기 기판(100)의 주표면 상에 게이트 산화막(110)을 형성한다. 상기 게이트 산화막(110)을 추후 패터닝하여 게이트 산화막 패턴(110a)으로 형성한다. 상기 게이트 산화물을 형성하는 방법은 기판(100)의 전면을 산화 분위기에서 노출된 실리콘과 산화제(oxidant)와의 산화(oxidation) 반응에 의해 트렌치(105)의 저면과 측면을 포함하는 내면과 기판(100)의 주표면 상에 산화막을 형성한다. 때문에, 필드 영역(100a) 상에는 형성되지 않게 된다.
도2c는 제1 폴리실리콘막을 형성하는 단계를 도시하는 단면도이다.
도2c를 참조하면, 상기 제1 절연막 상에 상기 트렌치(105)를 매립하도록 제1 폴리실리콘막(120)을 형성한다. 바람직하게는, 상기 제1 폴리실리콘막(120)은 상기 트렌치(105)를 매립하면서 상기 기판(100)의 주표면으로부터 소정의 높이로 신장되도록 형성된다. 상기 제1 폴리실리콘막(120)은 n형 또는 p형 불순물로 도핑된 폴리실리콘층(doped polycrystalline silicon)을 화학 기상 증착법(chemical vapor deposition)으로 증착하여 형성하거나, 도핑되지 않은 폴리실리콘층(undoped polycrystalline silicon)을 화학 기상 증착법으로 증착한 후, 이온 주입을 실시하여 도핑하여 형성한다. 상기 제1 폴리실리콘막(120)은 후속하는 패터닝 공정에 의하여 제1 폴리실리콘 패턴(120a)을 형성하여 게이트 구조물에 포함된다.
도2d는 금속 실리사이드막을 형성하는 단계를 도시하는 단면도이다.
도2d를 참조하면, 상기 제1 폴리실리콘막(120) 상에 금속 실리사이드 형성용 금속층(미도시)을 적층한다. 상기 금속층은 상기 제1 폴리실리콘막(120)의 실리콘과 반응하여 금속-실리콘이 결합한 형태의 금속 실리사이드를 형성할 수 있는 Ti, Ni, W, Mo, Co, Ta 또는 Pt 등의 고융점의 금속으로 형성하며, 본 발명의 실시예에서는 텅스텐(W)을 사용하고, 그 적층 방법은 화학 기상 증착법 또는 스퍼터링(sputtering)을 이용한다.
이후, 급속 열처리(rapid thermal processing) 방법으로 상기 텅스텐과 폴리실리콘을 반응시켜 텅스텐 실리사이드(silicide)막을 형성한다. 상기 텅스텐 실리사이드막(130)은 대나무(bamboo) 구조를 가지며, 특히, 트렌치(105) 부위에는 트렌치(105)의 오목 파인 라운드 형태에 의하여 트렌치(105)의 센터를 중심으로 측상방으로 틸트된 대나무 구조를 가진다.
도2e는 제2 폴리실리콘막을 형성하는 단계를 도시하는 단면도이다.
도2e를 참조하면, 상기 금속 실리사이드막(130) 상에 제2 폴리실리콘막(140)을 형성한다. 상기 제2 폴리실리콘막(140)은 후속하는 패터닝 공정에 의하여 제2 폴리실리콘 패턴(140a)을 형성하여 게이트 구조물에 포함된다.
상기 제2 폴리실리콘막(140a)의 형성 방법은 상기 제1 폴리실리콘막(120)의 형성 방법과 유사하므로 생략한다. 다만, 상기 제2 폴리실리콘막(140)의 형성 공정은 상기 금속 실리사이드 형성 공정과 인시튜(in-situ)로 하여 진공이 파괴되는 것을 방지하는 것이 바람직하다. 이는, 진공이 파괴됨에 따라 금속 실리사이드막(130) 상에 비이상적인 산화막 형성을 방지하고, 공정의 단순화 측면에서도 유리하기 때문이다.
상기 금속 실리사이드막(130)과 게이트 마스크층(150) 사이에 있는 제2 폴리실리콘막(140)은 스트레스(stress)를 감소시키고 금속 실리사이드의 비정상적인 성장을 방지하는 역할을 한다. 특히, 후속하는 재산화 공정중에 금속 실리사이드 패턴(130a)과 제2 폴리실리콘 패턴(140a) 사이에 산화막 형성을 방지하여 금속 실리사이드 패턴(130a)이 게이트 구조물로부터 박리되는 문제를 감소시키는 역할을 한다.
도2f는 게이트 마스크층을 형성하는 단계를 도시한 단면도이다.
도2f를 참조하면, 상기 금속 실리사이드 막 상에 게이트 마스크층(150)을 형성한다. 상기 게이트 마스크층(150)을 주로 실리콘 질화물(SiN)로 형성한다. 800℃의 온도에서 디크로로실란(SiH2Cl2)와 아민(NH2)을 반응물로 하여 실리콘 질화물을 형성한다.
도2g는 예비 게이트 구조물을 형성하는 단계를 도시한 단면도이다.
도2g를 참조하면, 상기 게이트 마스크층(150) 상에 포토레지스트(photoresist)(미도시)을 도포, 노광 및 현상하여 게이트를 형성하기 위한 트렌치(105)의 해당 영역에 포토레지스트 패턴(미도시)을 형성한다. 상기 포토레지스트 패턴을 이용하여 게이트 마스크층(150)을 패터닝하여 게이트 마스크 패턴(150a)을 형성한다.
이후, 상기 포토레지스트 패턴을 애싱 및 스트립 공정으로 제거한 후, 상기 게이트 마스크 패턴(150a)을 식각 마스크로 이용하여 상기 제2 폴리실리콘막(140), 금속 실리사이드막(130), 제1 폴리실리콘막(120) 및 게이트 산화막(110)을 순차적으로 패터닝하여 상기 게이트 마스크 마스크 패턴(150a), 제2 폴리실리콘 패턴(140a), 금속 실리사이드 패턴(130a), 제1 폴리실리콘 패턴(120a) 및 게이트 산화막 패턴(110a)을 포함하는 예비 게이트 구조물을 형성한다.
도2h는 재산화막을 형성하여 게이트 구조물을 형성하는 단계를 도시한 단면도이다.
도2h를 참조하면, 필드 영역을 제외한 기판(100) 상 및 제1, 2 폴리실리콘 패턴(120a, 140a), 금속 실리사이드 패턴(130a)의 측벽에 재산화 공정으로 재산화막(160)을 형성하여 상기 재산화막(160)을 포함하는 게이트 구조물을 형성한다. 이는, 상기 예비 게이트 구조물 형성을 위한 패터닝시 고에너지의 이온 충격으로 야기된 반도체 기판(100) 및 게이트 구조물의 측벽 손상(damage)을 큐어링(curing)하기 위함이다.
상술한 종래 기술과 달리, 금속 실리사이드 패턴(130a)과 게이트 마스크 패턴(150a) 사이에 존재하는 제2 폴리실리콘 패턴(140a)은 계면의 스트레스를 감소시키고, 금속 실리사이드 패턴(130a)의 비정상적인 성장을 방지한다. 특히, 트렌치(105) 게이트 구조의 경우, 후속하는 재산화 공정중 금속 실리사이드 패턴(130a)과 제2 폴리실리콘 패턴(140a) 사이의 계면에 산화막을 형성되는 것을 방지하여 금속 실리사이드가 쪼개져서 박리되는 문제는 감소시킨다.
이후, 상기 게이트 구조물의 측벽에 게이트 스페이서(170)를 추가적으로 형성할 수 있다. 상기 게이트 스페이서(170)는 자기 정렬 콘택홀(self aligned contact hole)을 형성하기 위해 요구된다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따른 리세스 트랜지스터의 게이트는 금속 실리사이드 패턴의 상부에 형성된 제2 폴리실리콘 패턴에 의하여 재산화 공정중 금속 실리사이드 패턴의 상부에 산화막의 형성을 방지하여 금속 실리사이드 패턴이 쪼개져서 게이트 구조물로부터 박리되는 문제를 감소시키고, 상기 제2 폴리실리콘막의 증착을 금속 실리사이드막 형성과 동일한 챔버에서 인시튜로 진행하여 공정 단순화에 기여한다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 실시예에 의한 리세스 트랜지스터의 게이트의 단면도이다.
도 2a 내지 2h는 본 발명의 실시예에 의한 리세스 트랜지스터의 게이트의 형성 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 기판 105 : 트렌치
110 : 게이트 산화막 110a: 게이트 산화막 패턴
120 : 제1 폴리실리콘막 120a: 제1 폴리실리콘 패턴
130 : 금속 실리사이드막 130a: 금속 실리사이드 패턴
140 : 제2 폴리실리콘막 140a: 제2 폴리실리콘 패턴
150 : 게이트 마스크층 150a: 게이트 마스크 패턴
160 : 재산화막 170 : 게이트 스페이서

Claims (9)

  1. 기판의 트렌치 저면 및 측면에 구비된 게이트 산화막 패턴;
    상기 게이트 산화막 패턴 상에 상기 트렌치를 매립하도록 구비된 제1 폴리실리콘 패턴;
    상기 제1 폴리실리콘 패턴 상에 구비된 금속 실리사이드 패턴;
    상기 금속 실리사이드 패턴 상에 구비된 제2 폴리실리콘 패턴; 및
    상기 제1 폴리실리콘 패턴, 금속 실리사이드 패턴 및 제2 폴리실리콘 패턴의 측벽에 구비된 재산화막을 포함하는 것을 특징으로 하는 리세스 트랜지스터의 게이트.
  2. 제1항에 있어서, 상기 금속 실리사이드 패턴은 텅스텐 실리사이드(WSi)로 형성된 것을 특징으로 하는 리세스 트랜지스터의 게이트.
  3. 제1항에 있어서, 상기 제2 폴리실리콘 패턴 상에 게이트 마스크 패턴을 더 포함하는 것을 특징으로 하는 리세스 트랜지스터의 게이트.
  4. 제3항에 있어서, 상기 게이트 마스크 패턴은 실리콘 질화물로 형성된 것을 특징으로 하는 리세스 트랜지스터의 게이트.
  5. 제1항에 있어서, 상기 제1 폴리실리콘 패턴은 상기 트렌치를 매립하면서 상기 기판의 표면으로부터 소정 높이로 신장된 것을 특징으로 하는 리세스 트랜지스터의 게이트.
  6. 기판의 트렌치 저면 및 측면과 상기 기판의 표면에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막을 포함하는 기판 전면에 상기 트렌치를 매몰하도록 제1 폴리실리콘막을 형성하는 단계;
    상기 제1 폴리실리콘막 상에 금속 실리사이드막을 형성하는 단계;
    상기 금속 실리사이드 막 상에 제2 폴리실리콘막을 형성하는 단계;
    상기 제2 폴리실리콘 막, 금속 실리사이드막, 제1 폴리실리콘막과 게이트 산화막을 패터닝하여 예비 게이트 구조물을 형성하는 단계; 및
    상기 예비 게이트 구조물의 측벽에 재산화막을 형성하여 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 트랜지스터의 게이트 형성 방법.
  7. 제6항에 있어서, 상기 금속 실리사이드막을 형성하는 단계와 상기 제2 폴리실리콘막을 형성하는 단계는 인시튜(in-situ)로 수행되는 것을 특징으로 하는 리세스 트랜지스터의 게이트 형성 방법.
  8. 제6항에 있어서, 상기 금속 실리사이드막을 형성하는 단계는,
    상기 제1 폴리실리콘막 상에 금속층을 형성하는 단계; 및
    상기 금속층을 급속열처리하는 단계를 포함하는 것을 특징으로 하는 리세스 트랜지스터의 게이트 형성 방법.
  9. 제6항에 있어서, 상기 재산화막 형성 후에 상기 예비 게이트 구조물의 측벽에 게이트 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 리세스 트랜지스터의 게이트 형성 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
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KR100689840B1 (ko) * 2005-10-04 2007-03-08 삼성전자주식회사 리세스된 게이트 전극을 갖는 반도체소자 및 그의 제조방법
KR100811275B1 (ko) * 2006-12-28 2008-03-07 주식회사 하이닉스반도체 벌브 타입의 리세스 채널을 갖는 반도체소자의 제조방법
KR20150011925A (ko) * 2013-07-24 2015-02-03 에스케이하이닉스 주식회사 멀티 레이어 게이트를 갖는 반도체 장치, 이를 포함하는 전자 장치 및 그 반도체 장치의 제조 방법

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