KR20060031106A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR20060031106A
KR20060031106A KR1020040080001A KR20040080001A KR20060031106A KR 20060031106 A KR20060031106 A KR 20060031106A KR 1020040080001 A KR1020040080001 A KR 1020040080001A KR 20040080001 A KR20040080001 A KR 20040080001A KR 20060031106 A KR20060031106 A KR 20060031106A
Authority
KR
South Korea
Prior art keywords
polysilicon film
polysilicon
heat treatment
doped
film
Prior art date
Application number
KR1020040080001A
Other languages
English (en)
Other versions
KR100603510B1 (ko
Inventor
박희숙
최길현
이창원
이병학
유종렬
임동찬
박재화
윤선필
손웅희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040080001A priority Critical patent/KR100603510B1/ko
Priority to US11/246,791 priority patent/US20060115967A1/en
Publication of KR20060031106A publication Critical patent/KR20060031106A/ko
Application granted granted Critical
Publication of KR100603510B1 publication Critical patent/KR100603510B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

수소 열처리를 수반하는 폴리실리콘막을 갖는 반도체 소자의 제조 방법에서, 반도체 기판 상에 형성된 예비-폴리실리콘막에 불소(F)를 포함하는 불순물을 도핑하여 상기 예비-폴리실리콘막을 폴리실리콘막으로 전환한다. 상기 불순물의 도핑에 의해 상기 폴리실리콘막에 발생한 보이드를 제거하기 위해 상기 폴리실리콘막에 수소 분위기에서 주-열처리를 실시한다. 이때, 상기 주-열처리를 실시하기 이전에, 상기 폴리실리콘막에 보조-열처리를 더 실시하여 상기 폴리실리콘막의 도판트를 활성화시킬 수 있다. 따라서, 상기 불소를 포함하는 불순물에 의해 상기 폴리실리콘막 내에 발생한 보이드를 제거하므로써 반도체 소자의 전기적 특성 및 성능을 향상시킬 수 있다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
도 1 내지 도 5는 본 발명의 실시예 1에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 6 내지 도 11은 본 발명의 실시예 2에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 12는 종래의 방법에 따라 형성한 폴리실리콘막을 나타내는 SEM 사진이다.
도 13은 본 발명의 실시예 1의 방법에 따라 형성한 폴리실리콘막을 나타내는 SEM 사진이다.
도 14는 종래 방법 및 본 발명의 방법들에 따라 형성한 폴리실리콘막 내에 함유된 불소(F) 불순물의 농도를 SIMS 분석한 그래프들이다.
* 도면의 주요부분에 대한 부호의 설명 *
W1, W2 : 반도체 기판 110, 220 : 게이트 산화막
110a, 220a : 게이트 산화막 패턴 120a : 예비-폴리실리콘막
120, 230 : 폴리실리콘막 120b : 폴리실리콘막 패턴
130a, 250a : 도전막 패턴 140a, 260a : 하드마스크 패턴
150 : 게이트 구조물 230a : 제1 폴리실리콘막
230b : 제2 폴리실리콘막 230c : 제1 폴리실리콘막 패턴
230d : 제2 폴리실리콘막 패턴 210 : 소자분리막
240a : 포토레지스트 패턴 250 : 도전막
270a : 제1 게이트 구조물 270b : 제2 게이트 구조물
S/D : 소오스/드레인 영역 V : 보이드
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 수소 어닐링 처리가 수반되는 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, PMOS, NMOS 구분없이 게이트에 사용되는 폴리실리콘막은 n형 불순물로 도핑된 폴리실리콘막(이하 'n형 폴리실리콘막'이라 함)을 사용하고 있다.
하지만, 상기와 같이 n형 폴리실리콘막을 게이트 전극으로 채용한 PMOS 트랜지스터는 매몰 채널을 갖기 때문에 문턱전압의 증가를 야기시켜 전력소모을 증가시킨다. 따라서, 상기 n형 폴리실리콘막을 갖는 매몰 채널 방식의 PMOS 트랜지스터로는 저전압과 고성능을 요구하는 DRAM의 특성을 만족시킬 수 없다.
이에 따라, 동작 전압이 낮고 동작 속도가 빠른 표면 채널 방식의 PMOS, 즉 p형 폴리실리콘막이 포함된 PMOS 트랜지스터를 적용하여야 한다. 즉, NMOS 트랜지스터는 N형 폴리실리콘막을 갖는 게이트로 이루어지고, PMOS 트랜지스터는 P형 폴리실리콘막을 갖는 게이트로 이루어질 필요가 있다.
이를 위해, 상기 n형 폴리실리콘막에 보론(Boron)을 과다 도핑함으로서, PMOS 트랜지스터의 게이트 전극을 P형 폴리실리콘막으로 전환한다. 그러나, 상기 보론은 확산속도가 빠르므로 후속 열처리시 게이트 산화막을 통해 실리콘 기판으로 침투하여 게이트 산화막을 열화시키는 문제가 있다.
이에, 상기 보론의 확산속도를 감소시키기 위해 불소(F)를 포함하는 BF2 불순물 이온을 상기 PMOS 영역의 폴리실리콘막에 도핑하는 공정이 이용되고 있다. 이때, 상기 불소 이온은 상기 폴리실리콘막 내에서 상호 결합하여 가스 상태가 된다. 그리하여, 상기 불소 가스가 형성된 상기 폴리실리콘막의 부위에 구멍과 같은 보이드가 발생되는 문제가 있다. 상기 보이드는 상기 폴리실리콘막의 표면 부위에 형성되고, 특히 100Å 하부에는 100㎚ 이상의 넓은 구멍이 형성된다. 이와같이, 상기 보이드가 있는 상황에서 상기 폴리실리콘막 상에 도전막을 증착하면, 상기 폴리실리콘막과 상기 도전막 사이의 전기적 접속을 불량하게 만들 수 있다. 특히, 상기 보이드가 심화되면, 상기 폴리실리콘막 및 상기 도전막 사이에 리프팅(lifting) 현상이 발생할 수 있다.
상기 폴리실리콘막의 보이드를 유발시키는 불소(F)는 상기 도전막에서도 동일하게 나타난다. 상기 도전막에 함유된 불소를 제거하는 방법에 대한 예들은 대한민국 공개특허 2002-2561호, 대한민국 공개특허 2003-50652호 등에 개시되어 있다.
하지만, 상기 도전막에서 불소(F)를 제거하더라도, 상기 폴리실리콘막에 이미 발생한 보이드는 제거되지 않는다는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 폴리실리콘막에 발생한 보이드를 제거하기에 적합한 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은, 반도체 기판 상에 예비-폴리실리콘막을 형성한 후, 상기 예비-폴리실리콘막에 불소(F)를 포함하는 불순물을 도핑하여 상기 예비-폴리실리콘막을 폴리실리콘막으로 전환시킨다. 그리고, 상기 폴리실리콘막에 주-열처리를 실시하여 상기 불순물의 도핑에 의해 상기 폴리실리콘막에 발생한 보이드를 제거한다.
또한, 상기 본 발명의 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은, PMOS 영역 및 NMOS 영역이 정의된 반도체 기판 상에 게이트 산화막을 증착한다. 상기 PMOS 영역의 게이트 산화막 상에는 붕소(B) 및 불소(F)가 도핑된 제1 폴리실리콘막을 형성하면서 상기 NMOS 영역에는 상기 붕소 및 불소가 도핑되지 않은 제2 폴리실리콘막을 형성한다. 상기 제1 및 제2 폴리실리콘막에 주-열처리를 실시하여 상기 제1 및 제2 폴리실리콘막의 도판트를 활성화시키고 상기 불소 불순물의 도핑에 의해 상기 PMOS 영역의 제1 폴리실리콘막에 발생한 보이드를 제거한다. 상기 주-열처리가 실시된 제1 및 제2 폴리실리콘막 상에 도전막을 증착한다. 상기 게이트 산화막, 상기 제1 및 제2 폴리실리콘막과 상기 도전막을 패터닝하여 상기 PMOS 영역에는 게이트 산화막 패턴, 제1 폴리 실리콘막 패턴 및 도전막 패턴으로 이루어지는 제1 게이트 구조물을 형성하면서 상기 NMOS 영역에 는 게이트 산화막 패턴, 제2 폴리 실리콘막 패턴 및 도전막 패턴으로 이루어지는 제2 게이트 구조물을 형성한다.
상술한 바와 같은 본 발명에 따르면, 상기 폴리실리콘막에 도핑된 불소을 포함하는 불소물에 의해 상기 폴리실리콘막에 발생한 보이드를 제거하므로써 반도체 소자의 전기적 특성 및 성능을 향상시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다.
실시예 1
도 1 내지 도 5는 본 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 1을 참조하면, 반도체 기판(W1) 상에 게이트 산화막(110)을 형성한다. 상기 게이트 산화막(110)은 열산화 공정 등을 이용하여 형성한다. 상기 게이트 산화막(110) 상에 예비-폴리실리콘막(120a)을 형성한다. 상기 게이트 산화막(110)은 후속의 폴리실리콘막(120)의 도판트가 상기 게이트 산화막(110) 및 상기 기판(W1)으로 침투하지 못하도록 형성하는 것이 바람직하다. 상기 예비-폴리실리콘막(120a)은 인(P) 또는 비소(As) 등의 n형 불순물이 도핑된 폴리실리콘을 사용할 수 있고, 또한 비도핑된 폴리실리콘을 사용할 수 있다.
도 2를 참조하면, 상기 예비-폴리실리콘막(120a)을 불소(F)를 포함하는 불순물로 도핑한다. 상기 불순물로 도핑된 예비-폴리실리콘막(120a)은 폴리실리콘막 (120a)으로 전환된다. 상기 불소를 포함하는 불순물은 붕소화합물 이온을 이용할 수 있다. 상기 붕소화합물 이온의 예로는 이불화붕소(BF2) 이온 등을 들 수 있다. 상기 불소를 포함하는 불순물 이온을 상기 폴리실리콘막(120)에 1E15 atms/㎠ 이상의 유량으로 도핑하고, 바람직하게는 1E15 내지 1E21 atms/㎠의 유량으로 도핑하는 것이 바람직하다.
이때, 상기 폴리실리콘막(120)에 도핑된 불소를 포함하는 불순물 이온 중에서 불소 이온들은 상호 결합하여 불소 가스가 된다. 상기 불소 가스는 상기 폴리실리콘막(120) 밖으로 확산하여 빠져나가지 못하고 상기 폴리실리콘막(120) 내에서 보이드를 형성한다.
상기 폴리실리콘막(120)에 발생한 보이드는 상기 폴리실리콘막(120)의 전기적 특성을 열화시키거나, 상기 폴리실리콘막(120) 상에 형성되는 후속의 도전막(미도시)과의 전기적 접속을 불량하게 만들 수 있다.
도 3을 참조하면, 상기 불소를 포함하는 불순물로 도핑된 폴리실리콘막(120)에 보조-열처리를 실시하여 상기 폴리실리콘막(120)의 도판트를 전기적으로 활성화시킬 수 있다. 여기서, 상기 보조-열처리를 400℃ 미만의 온도에서 수행하면 상기 폴리실리콘막(120)의 도판트가 활성화되지 않기 때문에 바람직하지 않고, 1200℃를 초과한 온도에서 수행하면 과도한 열에 의해 상기 폴리실리콘막(120)의 용융 또는 확산 등의 문제로 인해 열 버짓(thermal budget)이 발생하여 반도체 소자의 전기적 특성을 저하시킬 수 있기 때문에 바람직하지 않다. 따라서, 상기 보조-열처리는 약 400 내지 1200℃의 온도에서 수행하는 것이 바람직하고, 약 900 내지 950℃의 온도에서 수행하는 것이 보다 바람직하다. 상기 보조-열처리에 사용되는 분위기 가스의 예로는 N2, NH3, Ar 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서는 둘 이상을 혼합하여 사용할 수도 있다.
또, 상기 보조-열처리는 진공 분위기에서 400 내지 1200℃의 온도로 수행할 수 있고, 바람직하게는 900 내지 950℃의 온도에서 수행하는 것이 좋다. 여기서, 상기 주-열처리는 급속열처리(RTP), 스파이크 급속열처리(SRTA), 노(furnace) 열처리 등을 이용할 수 있다.
도 4를 참조하면, 상기 불소를 포함하는 불순물로 도핑된 폴리실리콘막(120)을 주-열처리한다. 상기 주-열처리는 수소(H2) 가스를 이용하여 400 내지 1200℃의 온도 및 0.01 내지 760Torr의 압력에서 수행한다. 특히, 상기 수소 가스는 장치적 구성 등을 고려할 때 약 1 내지 500,000sccm의 유량을 사용하는 것이 바람직하다. 상기 주-열처리는 상기 폴리실리콘막(120) 내에 발생한 보이드를 제거하기 위함이다. 또한, 상기 주-열처리는 상기 폴리실리콘막(120)에서 보이드를 제거함과 동시에 상기 폴리실리콘막(120)의 도판트를 활성화시키는 기능도 수행한다. 여기서, 상기 폴리실리콘막(120) 내에 보이드를 발생시키는 불소는 상기 주-열처리에 사용되는 수소와 결합하여 HF형태의 수소화합물을 형성한다. 이때, 상기 수소화합물은 상기 폴리실리콘막(120)의 표면 밖으로 확산하여 빠져나가므로써 상기 폴리실리콘막(120)에 발생한 보이드는 제거된다. 또한, 도시되지 않았지만, 상기 주-열처리 외 에 수소 분위기에서 아르곤 플라즈마 처리를 상기 폴리실리콘막(120)에 실시하므로써, 상기 폴리실리콘막(120)에 보이드를 발생시키는 불소를 불화수소(HF) 가스 형태로 제거할 수 있다.
도 5를 참조하면, 상기 주-열처리가 수행된 폴리실리콘막(120) 상에 화학기상증착법(CVD) 등을 이용하여 도전막(미도시)을 증착한다. 상기 도전막에 증착되는 물질의 예로는 WN, W, TaN, Ta, WSi 및 CoSi2 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서는 둘 이상을 혼합하여 사용할 수도 있다.
상기 도전막 상에 하드마스크 패턴(140a)을 형성한다. 상기 하드마스크 패턴은(140a) 질화계 물질 등으로 형성될 수 있다. 상기 질화계 물질의 예로는 SiN, SiON 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서는 둘 이상을 혼합하여 사용할 수도 있다.
상기 하드마스크 패턴(140a)을 식각 마스크로 이용하여 상기 도전막, 폴리실리콘막(120) 및 게이트 산화막(110)을 순차적으로 패터닝한다. 상기 패터닝에 의해 형성된 도전막 패턴(130a), 폴리실리콘막 패턴(120b) 및 게이트 산화막 패턴(110a)은 게이트 구조물(150)을 형성한다. 상기 게이트 구조물(150) 양측 기판(W1)의 소정 부분에 불순물 이온을 도핑하여 소오스/드레인 영역(S/D)을 형성한다. 이때, 상기 폴리실리콘막 패턴(120b)은 보론(Boron) 등 p형 불순물로 도핑되어 있으므로 상기 소오스/드레인 영역(S/D)에 p형 불순물을 도핑하는 것이 바람직하다. 그리하여, 상기 게이트 구조물(150)을 갖는 반도체 소자는 전기적 특성이 우수한 표면채널 방 식의 PMOS 반도체 소자로 사용될 수 있다.
실시예 2
도 6 내지 도 11은 본 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 6을 참조하면, 반도체 기판(W2)에 소자분리막(210)을 형성하여 상기 기판(W2)을 NMOS 영역 및 PMOS 영역으로 정의한다. 상기 소자분리막(210)은 STI 식각공정 등을 실시하여 트렌치(미도시)를 형성하고 상기 트렌치에 절연물질을 매립하여 형성할 수 있다.
상기 PMOS 영역 및 NMOS 영역으로 정의된 반도체 기판(W2) 상에 게이트 산화막(220)을 증착한다. 이하, 상기 게이트 산화막(220)에 관한 상세한 설명은 제1 실시예와 동일하므로 생략하기로 한다. 상기 게이트 산화막(220) 상에 폴리실리콘막(230)을 증착한다. 상기 폴리실리콘막(230)은 인(P) 또는 비소(As) 등의 n형 불순물로 도핑된 폴리실리콘막일 수 있고, 또는 불순물이 도핑되지 않은 폴리실리콘막일 수 있다.
도 7을 참조하면, 상기 PMOS 및 NMOS 영역에 형성된 폴리실리콘막(230)을 제1 및 제2 폴리실리콘막(230a, 230b)으로 각각 구분한다. 상기 NMOS 영역에 형성된 제2 폴리실리콘막(230b) 상에 포토레지스트 패턴(240a)을 형성한다. 상기 포토레지스트 패턴(240a)은 상기 NMOS 영역의 제2 폴리실리콘막(230b)을 덮고 상기 PMOS 영역의 제1 폴리실리콘막(230a)을 노출시킨다. 상기 제1 폴리실리콘막(230a) 및 상기 포토레지스트 패턴(240a) 상에 붕소(B) 및 불소(F)가 포함된 불순물을 도핑한다. 따라서, 상기 불순물은 상기 포토레지스트 패턴(240a)에 의해 노출된 상기 PMOS 영역의 제1 폴리실리콘막(230a)에만 도핑된다. 상기 붕소 및 불소가 포함된 불순물의 예로는 BF2 이온 등을 들 수 있다. 상기 불순물이 도핑되는 유량은 제1 실시예의 불소를 포함하는 불순물이 도핑되는 유량과 동일하므로 상세한 설명은 생략하기로 한다. 상기 불순물을 도핑한 이후 상기 포토레지스트 패턴(240a)을 통상의 에싱 공정 및/또는 스트립 공정에 의해 제거한다.
도 8을 참조하면, 상기 PMOS 영역의 제1 폴리실리콘막(230a) 및 상기 NMOS 영역의 제2 폴리실리콘막(230b)에 보조-열처리를 실시하여 상기 제1 및 제2 폴리실리콘막(230a, 230b)의 도판트를 전기적으로 활성화시킬 수 있다. 특히, 본 실시예에서의 보조-열처리는 실시예 1의 보조 열처리와 동일하다.
도 9를 참조하면, 상기 PMOS 영역의 제1 폴리실리콘막(230a) 및 상기 NMOS 영역의 제2 폴리실리콘막(230b)을 수소(H2) 분위기로 주-열처리를 실시한다. 특히, 본 실시예에서의 주-열처리는 실시예 1의 주-열처리와 동일한 조건으로 수행한다. 이에 따라, 상기 주-열처리를 실시함으로서 상기 PMOS 영역의 제1 폴리실리콘막(230a) 및 상기 NMOS 영역의 제2 폴리실리콘막(230b)의 도판트를 활성화시키고 상기 PMOS 영역의 제1 폴리실리콘막(230a) 내에 발생한 보이드를 제거한다. 상기 보이드는 상기 제1 폴리실리콘막(230a)에 도핑된 불소 이온들이 상호 결합하여 형성된 불소가스에 의해 발생한다. 상기 불소가스가 제거되는 메카니즘은 제1 실시예와 동일하므로 상세한 설명은 생략하기로 한다. 상기 주-열처리 외에 수소 분위기에서 아르곤 플라즈마 처리를 상기 제1 폴리실리콘막(230a)에 실시하므로써 상기 불소를 불화수소(HF) 가스 형태로 제거할 수 있다. 따라서, 상기 불소가 제거된 PMOS 영역의 제1 폴리실리콘막(230a)은 붕소 등의 p형 불순물로 도핑되어 표면채널 방식의 PMOS에 사용될 수 있다.
도 10을 참조하면, 화학기상증착법(CVD) 등을 이용하여 상기 주-열처리가 수행된 제1 및 제2 폴리실리콘막(230a, 230b) 상에 도전막(250)을 증착한다. 상기 도전막(250)에 증착되는 물질의 예로는 WN, W, TaN, Ta, WSi 및 CoSi2 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서는 둘 이상을 혼합하여 사용할 수도 있다.
도 11을 참조하면, 상기 도전막(250) 상에 하드마스크 패턴(260a)을 형성한다. 상기 하드마스크 패턴(260a)에 사용되는 물질은 제1 실시예와 동일하므로 구체적인 설명은 생략하기로 한다.
상기 하드마스크 패턴(140a)을 식각 마스크로 이용하여 상기 도전막(250), 상기 제1 및 제2 폴리실리콘막(230a, 230b)과 상기 게이트 산화막(220)을 패터닝한다. 상기 패터닝에 의해 형성된 도전막 패턴(250a), 제1 폴리실리콘막 패턴(230c) 및 게이트 산화막 패턴(220a)은 상기 PMOS 영역의 반도체 기판(W2) 상에 제1 게이트 구조물(270a)을 형성한다. 또, 상기 패터닝에 의해 형성된 도전막 패턴(250a), 제2 폴리실리콘막 패턴(230d) 및 게이트 산화막 패턴(220a)은 상기 NMOS 영역의 반 도체 기판(W2) 상에 제2 게이트 구조물(270b)을 형성한다. 상기 PMOS 영역에 형성된 제1 게이트 구조물(270a) 및 상기 NMOS 영역에 형성된 제2 게이트 구조물(270b) 양측 기판(W2)의 소정 부분에 불순물 이온을 주입한다. 그리하여, 상기 PMOS 영역에는 p형 소오스/드레인 영역(S/D)을 형성하고, 상기 NMOS 영역에는 n형 소오스/드레인 영역(S/D)을 형성한다. 이때, 상기 p형 소오스/드레인 영역(S/D)에는 p형 불순물 이온을 주입하고, 상기 n형 소오스/드레인 영역(S/D)에는 n형 불순물 이온을 주입하는 것이 바람직하다. 그리하여, 상기 제1 게이트 구조물(270a)을 갖는 PMOS 반도체 소자는 표면채널 방식의 PMOS를 형성하여 동작 속도 등 전기적 특성이 우수하다.
보이드 발생 여부에 대한 평가
실시예 1의 방법과 동일한 공정을 수행하여 반도체 기판 상에 게이트 산화막을 형성하고, 상기 게이트 산화막 상에 폴리실리콘막을 형성하였다. 이어서, 상기 폴리실리콘막에 BF2 불순물 이온을 15kev 1.2E15 atms/㎠의 유량으로 도핑하였다. 상기 불순물 이온이 도핑된 폴리실리콘막에 900℃의 온도로 급속 열처리(RTA)를 실시하여 상기 폴리실리콘막의 도판트를 활성화시켰다. 상기 공정들을 수행한 이후 상기 폴리실리콘막을 관찰하였을 때, 도 12에서와 같이 상기 폴리실리콘막에 보이드(V)가 확인되었다. 상기 보이드(V)는 상기 폴리실리콘막의 표면 약 100 ~ 200Å 내에 발생하였으며, 100Å 하부에는 100㎚ 이상의 넓은 구멍이 형성됨을 확인하였 다. 여기서, 상기 보이드(V)는 상기 BF2 불순물 이온을 1E15 atms/㎠ 이상의 유량으로 도핑한 경우에 관찰되었다.
이에 따라, 상기 실시예 1과 동일한 방법으로, 900℃의 온도 및 80torr의 압력에서 20slm 유량의 수소 가스를 이용하여 2분 동안 제1 열처리를 실시하였다. 또, 900℃의 온도 및 40torr의 압력에서 40slm 유량의 수소 가스를 이용하여 2분 동안 제2 열처리를 실시하였다. 또, 950℃의 온도 및 80torr의 압력에서 40slm 유량의 수소 가스를 이용하여 2분 동안 제3 열처리를 실시하였다. 상기와 같이, 수소(H2) 분위기에서 제1, 제2 및 제3 열처리를 실시한 결과, 도 13에서와 같이 상기 폴리실리콘막에 발생한 보이드가 제거됨을 확인하였다.
하지만, 상기 수소 분위기에서의 열처리 외에 급속 열질화 처리(RTN), 스피드 램핑 업(speed ramping up), 저온 열산화 및 1000℃ 고온 급속 열처리 등을 실시하였으나 상기 보이드는 제거되지 않음을 확인할 수 있었다.
따라서, 본 실시예들에서 설명한 바와 같이, 상기 폴리실리콘막을 수소 분위기에서 열처리하므로써 도핑된 불소에 의해 상기 폴리실리콘막에 발생한 보이드를 제거할 수 있다.
이하, 도 14를 참조하여 상기 보이드 발생 여부에 대한 평가를 더욱 구체적으로 살펴보면 다음과 같다. 도 14는 종래 방법 및 본 실시예들에 따라 형성한 폴리실리콘막 내에 함유된 불소(F) 불순물의 농도를 SIMS 분석한 그래프들이다.
도 14를 참조하면, 그래프 'Ⅰ'은 종래 방법에 따라 형성한 폴리실리콘막 내 에 함유된 불소 불순물 농도를 SIMS 분석한 그래프이고, 그래프 'Ⅱ' 및 'Ⅲ'은 본 실시예들에 따라 형성한 폴리실리콘막 내에 함유된 불소 불순물 농도를 SIMS 분석한 그래프이다.
구체적으로, 그래프 'Ⅰ'은 종래 방법에 따라 질소(N2) 가스를 이용하여 950℃에서 30초 동안 BF2 불순물 이온이 도핑된 폴리실리콘막을 급속 열처리(RTA)한 경우이다. 또, 그래프 'Ⅱ'는 본 실시예들에 따라 BF2 불순물 이온이 도핑된 폴리실리콘막을 900℃에서 60slm 유량의 수소(H2) 가스를 이용하여 2분 동안 80torr에서 열처리를 실시한 경우이다. 또, 그래프 'Ⅲ'은 본 실시예들에 따라 BF2 불순물 이온이 도핑된 폴리실리콘막을 900℃에서 20slm 유량의 수소(H2) 가스를 이용하여 2분 동안 80torr에서 열처리를 실시한 경우이다.
상기 그래프들에 의하면, 폴리실리콘막에서 보이드가 발생되는 부위('빗금친 부분')의 불소 농도는 수소 가스를 수반하지 않고 통상적인 급속 열처리만 수행한 그래프 'Ⅰ'에 비해, 수소 분위기에서 열처리를 수행한 상기 그래프 'Ⅱ' 및 'Ⅲ'에서 1/2이상 감소했음을 확인할 수 있었다.
이상에서와 같이, 상기 폴리실리콘막에 발생하는 보이드는 상기 폴리실리콘막에 수소 분위기에서 열처리를 실시하여 제거할 수 있다. 즉, 상기 보이드를 발생시키는 폴리실리콘막 내의 불소(F)가 HF형태로 제거되므로써 상기 보이드는 제거된다.
따라서, 상기 폴리실리콘막에 발생한 보이드를 제거하므로써, 상기 보이드에 의해 증가하는 상기 폴리실리콘막의 비저항을 감소시켜 반도체 소자의 전기적 특성을 향상시킬 수 있고, 상기 폴리실리콘막 상에 증착되는 도전막과의 전기적 접속을 향상시킬 수 있다.
상기와 같은 본 발명의 바람직한 실시예들에 따르면, 상기 폴리실리콘막에 수소 열처리를 실시하여 상기 폴리실리콘막에 발생한 보이드를 제거한다. 따라서, 상기 폴리실리콘막의 전기적 특성을 열화시키고 상기 폴리실리콘막 및 도전막과의 전기적 접속을 불량하게 만드는 보이드를 제거하므로써 반도체 소자의 전기적 특성 및 성능을 향상시킬 수 있다.
상기에서 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 반도체 기판 상에 예비-폴리실리콘막을 형성하는 단계;
    상기 예비-폴리실리콘막에 불소(F)를 포함하는 불순물을 도핑하여 상기 예비-폴리실리콘막을 폴리실리콘막으로 전환하는 단계; 및
    상기 폴리실리콘막에 주-열처리를 실시하여 상기 불순물의 도핑에 의해 상기 폴리실리콘막에 발생한 보이드를 제거하는 단계를 포함하는 것을 특징으로 반도체 소자의 제조 방법.
  2. 제1 항에 있어서, 상기 기판 상에 게이트 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1 항에 있어서, 상기 주-열처리를 실시하기 이전에, 상기 폴리실리콘막에 보조-열처리를 실시하여 상기 폴리실리콘막의 도판트를 활성화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3 항에 있어서, 상기 보조-열처리는 400 내지 1200℃의 온도에서 N2 가스, NH3 가스, Ar 가스 또는 이들의 혼합 가스를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제3 항에 있어서, 상기 보조-열처리는 400 내지 1200℃의 온도에서 진공 분위기로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서, 상기 예비-폴리실리콘막은 인(P) 또는 비소(As)가 도핑되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1 항에 있어서, 상기 예비-폴리실리콘막은 불순물이 도핑되지 않은 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서, 상기 불소(F)를 포함하는 불순물은 붕소(B)를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제1 항에 있어서, 상기 불소(F)를 포함하는 불순물은 BF2 이온인 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1 항에 있어서, 상기 주-열처리는 수소(H2)를 이용하여 400~1200℃의 온도 및 0.01~760Torr의 압력에서 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제1 항에 있어서, 상기 불소(F)를 포함하는 불순물을 1E15 atoms/㎠ 이상 도핑하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. PMOS 영역 및 NMOS 영역이 정의된 반도체 기판 상에 게이트 산화막을 증착하는 단계;
    상기 PMOS 영역의 게이트 산화막 상에는 붕소(B) 및 불소(F)가 도핑된 제1 폴리실리콘막을 형성하면서 상기 NMOS 영역에는 상기 붕소 및 불소가 도핑되지 않은 제2 폴리실리콘막을 형성하는 단계;
    상기 제1 및 제2 폴리실리콘막에 주-열처리를 실시하여 상기 제1 및 제2 폴리실리콘막에 도핑된 도판트를 활성화시키고 상기 불소 불순물의 도핑에 의해 상기 제1 폴리실리콘막에 발생한 보이드를 제거하는 단계;
    상기 주-열처리가 실시된 제1 및 제2 폴리실리콘막 상에 도전막을 증착하는 단계; 및
    상기 게이트 산화막, 상기 제1 및 제2 폴리실리콘막과 상기 도전막을 패터닝하여 상기 PMOS 영역에는 게이트 산화막 패턴, 제1 폴리실리콘막 패턴 및 도전막 패턴으로 이루어지는 제1 게이트 구조물을 형성하면서 상기 NMOS 영역에는 게이트 산화막 패턴, 제2 폴리 실리콘막 패턴 및 도전막 패턴으로 이루어지는 제2 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제12 항에 있어서, 상기 제1 및 제2 폴리실리콘막은 인(P) 또는 비소(As)가 도핑된 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제12 항에 있어서, 상기 제1 및 제2 폴리실리콘막은 불순물이 도핑되지 않은 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제12 항에 있어서, 상기 주-열처리를 실시하기 이전에, 상기 제1 및 제2 폴리실리콘막에 보조-열처리를 실시하여 상기 제1 및 제2 폴리실리콘막의 도판트를 활성화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 제15 항에 있어서, 상기 보조-열처리는 400 내지 1200℃의 온도에서 N2 가스, NH3 가스, Ar 가스 또는 이들의 혼합 가스를 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제15 항에 있어서, 상기 보조-열처리는 400 내지 1200℃의 온도에서 진공 분위기로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제12 항에 있어서, 상기 제1 폴리실리콘막에 도핑되는 붕소 및 불소는 BF2 이온인 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제12 항에 있어서, 상기 제1 폴리실리콘막에 상기 붕소 및 불소를 1E15 atms/㎠ 이상 도핑하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제12 항에 있어서, 상기 주-열처리는 수소(H2)를 이용하여 400~1200℃의 온도 및 0.01~760Torr의 압력에서 수행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제12 항에 있어서, 상기 도전막은 WN, W, TaN, Ta, WSi 및 CoSi2로 이루어진 군에서 선택된 적어도 하나의 물질을 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020040080001A 2004-10-07 2004-10-07 반도체 소자의 제조 방법 KR100603510B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020040080001A KR100603510B1 (ko) 2004-10-07 2004-10-07 반도체 소자의 제조 방법
US11/246,791 US20060115967A1 (en) 2004-10-07 2005-10-07 Methods of manufacturing a semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040080001A KR100603510B1 (ko) 2004-10-07 2004-10-07 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20060031106A true KR20060031106A (ko) 2006-04-12
KR100603510B1 KR100603510B1 (ko) 2006-07-20

Family

ID=36567892

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040080001A KR100603510B1 (ko) 2004-10-07 2004-10-07 반도체 소자의 제조 방법

Country Status (2)

Country Link
US (1) US20060115967A1 (ko)
KR (1) KR100603510B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101049875B1 (ko) * 2008-11-18 2011-07-19 주식회사 동부하이텍 반도체 소자 및 그의 제조 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130102143A1 (en) * 2011-10-24 2013-04-25 Da Zhang Method of making a non-volatile memory cell having a floating gate
KR20140140194A (ko) * 2013-05-28 2014-12-09 삼성전자주식회사 반도체 소자의 제조 방법
KR20210011748A (ko) * 2019-07-23 2021-02-02 삼성전자주식회사 반도체 소자

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0423427A (ja) * 1990-05-18 1992-01-27 Fujitsu Ltd 半導体装置の製造方法
JPH0734477B2 (ja) * 1990-05-28 1995-04-12 株式会社東芝 半導体装置の製造方法
JP3156878B2 (ja) * 1992-04-30 2001-04-16 株式会社東芝 半導体装置およびその製造方法
KR970053015A (ko) * 1995-12-07 1997-07-29 김주용 반도체 소자의 트랜지스터 제조방법
TW430871B (en) * 1998-06-18 2001-04-21 United Microelectronics Corp Method for milling test piece of transmission electron microscope
US6194720B1 (en) * 1998-06-24 2001-02-27 Micron Technology, Inc. Preparation of transmission electron microscope samples
JP4467096B2 (ja) * 1998-09-14 2010-05-26 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 シリコン単結晶製造方法および半導体形成用ウェハ
US6436747B1 (en) * 1999-04-21 2002-08-20 Matsushita Electtric Industrial Co., Ltd. Method of fabricating semiconductor device
US6800512B1 (en) * 1999-09-16 2004-10-05 Matsushita Electric Industrial Co., Ltd. Method of forming insulating film and method of fabricating semiconductor device
JP3523151B2 (ja) * 1999-09-17 2004-04-26 Ｎｅｃエレクトロニクス株式会社 Ｍｏｓトランジスタの製造方法
KR100398041B1 (ko) * 2000-06-30 2003-09-19 주식회사 하이닉스반도체 반도체 소자의 에피 채널 형성 방법
KR100464935B1 (ko) * 2002-09-17 2005-01-05 주식회사 하이닉스반도체 불화붕소화합물 도핑에 의한 초박형 에피채널을 갖는반도체소자의 제조 방법
US7164161B2 (en) * 2003-11-18 2007-01-16 Micron Technology, Inc. Method of formation of dual gate structure for imagers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101049875B1 (ko) * 2008-11-18 2011-07-19 주식회사 동부하이텍 반도체 소자 및 그의 제조 방법

Also Published As

Publication number Publication date
KR100603510B1 (ko) 2006-07-20
US20060115967A1 (en) 2006-06-01

Similar Documents

Publication Publication Date Title
KR100440263B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
JP4317523B2 (ja) 半導体装置及びこれの製造方法
KR100400323B1 (ko) 반도체 소자의 시모스(ｃｍｏｓ) 및 그의 제조 방법
KR20040105194A (ko) 플래시 메모리 소자의 제조 방법
US7238996B2 (en) Semiconductor device
US20080280391A1 (en) Methods of manufacturing mos transistors with strained channel regions
JP2009038103A (ja) 半導体装置の製造方法と半導体装置
JP2002198526A (ja) 半導体装置の製造方法
JP2008053283A (ja) 半導体装置の製造方法
US6699744B2 (en) Method of forming a MOS transistor of a semiconductor device
JP4582837B2 (ja) 半導体装置の製造方法
US20030170958A1 (en) Method of manufacturing semiconductor device
JP2005158998A (ja) 半導体装置の製造方法
KR100603510B1 (ko) 반도체 소자의 제조 방법
JP4745187B2 (ja) 半導体装置の製造方法
JP4417808B2 (ja) 半導体装置の製造方法
US20100032813A1 (en) Ic formed with densified chemical oxide layer
JPH0982812A (ja) 半導体装置の製造方法
KR100682178B1 (ko) 시모스(ｃｍｏｓ)의 제조 방법
KR100945648B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
KR100393964B1 (ko) 에스램 소자의 게이트 형성 방법
KR100486825B1 (ko) 반도체 소자의 제조방법
KR100940440B1 (ko) 반도체 소자의 제조 방법
KR100559988B1 (ko) 반도체 소자 및 그 제조방법
KR20010030433A (ko) 반도체장치 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090615

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee