CN113972257B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，所述结构包含半导体基底以及设置于半导体基底中的隔离部件。隔离部件包含沿着隔离部件与半导体基底之间的边界设置的衬层、设置于衬层之上的第一氧化物填充层、以封闭环形方式围绕第一氧化物填充层的介电阻挡结构、以及设置于介电阻挡结构之上且邻近衬层的第二氧化物填充层。本申请可改善半导体装置的漏电流，从而提升半导体装置的效能，还可阻隔氧化物填充层的杂质扩散至主动区中，从而改善半导体装置的可靠性和制造良品率。

Description

半导体结构及其形成方法
技术领域
本申请涉及一种半导体结构，且特别是有关于具有隔离部件的半导体结构。
背景技术
半导体装置用于各种不同的电子应用，例如，个人电脑、手机、数位相机和其他电子设备。半导体装置的制造通常通过在半导体基底上沉积绝缘或介电层、导电层和半导体层的材料，并且使用微影和刻蚀技术将各种材料层图案化，以形成电路组件以及元件于半导体基底上。
半导体工业通过持续微缩最小部件的尺寸，使得更多组件整合至指定的区域中，以持续改善各种电子组件的积体密度。然而，随着最小部件尺寸的微缩，出现了需要被解决的额外的问题。
发明内容
本发明实施例提供半导体结构，此半导体结构包含半导体基底以及设置于半导体基底中的隔离部件。隔离部件包含沿着隔离部件与半导体基底之间的边界设置的衬层、设置于衬层之上的第一氧化物填充层、以封闭环形方式围绕第一氧化物填充层的介电阻挡结构、以及设置于介电阻挡结构之上且邻近衬层的第二氧化物填充层。
本发明实施例提供半导体结构，此半导体结构包含半导体基底以及设置于半导体基底中的隔离部件。隔离部件包含氮化物填充层、设置于氮化物填充层之上的第一氧化物填充层、以封闭环形围绕第一氧化物填充层的介电阻挡结构、以及设置于介电阻挡结构之上的第二氧化物填充层。
本发明实施例提供半导体结构的形成方法，此方法包含形成第一沟槽于半导体基底中、形成第一氮化物层沿着第一沟槽的侧壁和底面、形成第一氧化物层于第一氮化物层之上以填充第一沟槽、自第一沟槽凹蚀第一氧化物层以形成第一凹陷、刻蚀第一氮化物自第一凹陷暴露出来的部分、以及形成第二氮化物层沿着第一凹陷的侧壁和底面。第二氮化物层具有沿着第一凹陷的底面的第一部分、以及沿着第一凹陷的侧壁的第二部分。此方法还包含移除第二氮化物层的第二部分、以及形成第二氧化物层于第二氮化物层的第一部分之上以填充第一凹陷。
附图说明
让本发明的特征和优点能更明显易懂，下文特举不同实施例，并配合所附图式作详细说明如下：
图1A至图1M是根据本发明的一些实施例，绘示形成半导体结构在不同阶段的剖面示意图。
图1J-1是根据本发明的一些实施例，绘示图1J的半导体结构的一部分，以说明半导体结构的额外细节。
图1M-1是根据本发明的一些实施例，绘示图1M的半导体结构的一部分，以说明半导体结构的额外细节。
图2A至图2J是根据本发明的一些实施例，绘示形成半导体结构在不同阶段的剖面示意图。
【符号说明】
50:外围电路区；
60:存储器单元阵列区；
100:半导体结构；
102:半导体基底；
103:主动区；
104A:沟槽；
104B:沟槽；
104C:沟槽；
105A:凹陷；
105B:凹陷；
106:衬层；
108:氮化物层；
108A:氮化物填充层；
108C:氮化物填充层；
110:衬层；
112:氮化物层；
112A:氮化物层；
112B:氮化物层；
112C:间隙填充物；
114:氮化物层；
114A:氮化物层；
114B:氮化物层；
116:氧化物层；
116A:氧化物填充层；
116B:氧化物填充层；
118:氮化物层；
118A:氮化物层；
118B:氮化物层；
118C:间隙填充物；
118R:氮化物层；
120A:介电阻挡结构；
120B:介电阻挡结构；
122:氧化物层；
122A:氧化物填充层；
122B:氧化物填充层；
124A:隔离部件；
124B:隔离部件；
124C:隔离部件；
200:半导体结构；
206:衬层；
207:衬层；
207C:氧化物填充层；
221A:氮化物填充结构；
224A:隔离部件；
224B:隔离部件；
224C:隔离部件；
D1:宽度；
D2:宽度；
D3:宽度；
T1:第一厚度；
T2:第二厚度；
T3:第三厚度。
具体实施方式
以下参照本发明实施例的图式以阐述本申请。然而，本申请亦可以各种不同的实施方式实现，而不应限于本文中所述的实施例。
图1A至图1M是根据本发明的一些实施例，绘示形成半导体结构在不同阶段的剖面示意图。
提供半导体结构100，半导体结构100包含半导体基底102，如图1A所示。半导体基底102可以是元素半导体基底，例如硅基底、或锗基底；或化合物半导体基底，例如碳化硅基底、或砷化镓基底。在一些实施例中，半导体基底102可以是绝缘体上的半导体(semiconductor-on-insulator，SOI)基底。
半导体基底102包含各种装置区，例如，外围电路区50以及存储器单元阵列区60。存储器单元将形成于存储器单元阵列区60中，以操作为资料储存。外围电路装置将形成于外围电路区50中，以操作为存取及/或控制存储器单元阵列区60中的存储器单元，例如，执行读取/写入/抹除操作。
形成沟槽104A、沟槽104B和沟槽104C于半导体基底102中，以界定出半导体基底102中的多个主动区103。主动区103用以形成晶体管的源极/漏极区和通道区。沟槽104A和沟槽104B形成于外围电路区50中，而沟槽104C形成于存储器单元阵列区60中。
沟槽104A、104B、104C自半导体基底102的上表面向下延伸一段深度。在一些实施例中，沟槽104A、沟槽104B和沟槽104C的深度范围在约200纳米至约400纳米。
沟槽104A、104B、104C的形成包含在半导体基底102上表面之上形成图案化遮罩层(未显示)，并且使用图案化遮罩层刻蚀半导体基底102，以移除半导体基底102未被图案化遮罩层覆盖的部分。
沟槽104A的顶端具有宽度D1，例如范围，在约50纳米至约450纳米；沟槽104B的顶端具有宽度D2，例如范围，在约50纳米至约450纳米；沟槽104C的顶端具有宽度D3，例如范围，在约10纳米至约50纳米。沟槽104B的宽度D2大于沟槽104A的宽度D1，且沟槽104A的宽度D1大于沟槽104C的宽度D3。
沟槽104A、104B、104C侧壁(即，半导体基底102被沟槽暴露出来的侧表面)的延伸方向可以正好垂直于或大致垂直于半导体基底102的主表面(例如，上表面)。举例而言，沟槽104A、104B、104C侧壁的延伸方向与沿着半导体基底102上表面的水平方向之间的夹角，在靠近半导体基底102的一侧，范围在约90度至110度。
形成衬层106于半导体结构100之上。衬层106沿着沟槽104A、104B、104C的侧壁和底面形成，并且顺应于沟槽104A、104B、104C的侧壁和底面的轮廓。在一些实施例中，衬层106在半导体基底102上表面之上的厚度范围在约5纳米至约20纳米。
衬层106由氧化物形成，例如氧化硅(SiO2)。使用临场蒸气产生法(in-situ steamgeneration，ISSG)，氧化半导体基底102的一部分来形成衬层106。使用化学气相沉积工艺(chemical vapor deposition，CVD)工艺及/或原子层沉积(atomic layer deposition，ALD)工艺形成衬层106。在一些实施例中，衬层106配置以修补因刻蚀工艺所造成半导体基底102的暴露表面上的晶格缺陷。
形成氮化物层108于衬层106之上，如图1B所示。氮化物层108覆盖且沿着半导体基底102上表面之上的衬层106延伸，并且部分填充沟槽104A和沟槽104B，且过量填充沟槽104C。由于沟槽104B具有较大的宽度D2，所以氮化物层108于沟槽104B中沿着衬层106形成，并且顺应于沟槽104B侧壁和底面的轮廓。由于沟槽104C具有较小的宽度D3，形成氮化物层108完全填满沟槽104C。由于沟槽104A的宽度D1介于沟槽104B与沟槽104C之间，氮化物层108于沟槽104A中沿着衬层106形成，以填充沟槽104A的下部，同时沟槽104A的上部保持未被氮化物层108填满。氮化物层108顺应于沟槽104A上部侧壁的轮廓。在一些实施例中，氮化物层108在半导体基底102上表面之上的厚度范围在约10纳米至约40纳米。
氮化物层108由氮化硅(SiN)形成。使用化学气相沉积工艺(CVD)工艺及/或原子层沉积(ALD)工艺形成氮化物层108。
对半导体结构100进行回拉(pull-back)工艺。回拉工艺移除氮化物层108在半导体基底102上表面之上的部分、以及顺应于沟槽104A和沟槽104B的部分，直到暴露出衬层106，如图1C所示。回拉工艺是刻蚀工艺，例如湿刻蚀，并且使用热磷酸作为刻蚀剂。在回拉工艺之后，衬层106在半导体基底102上表面之上的部分、以及沿着沟槽104A上部侧壁的部分和沿着沟槽104B侧壁和底面的部分暴露出来。
在回拉工艺之后，氮化物层108留在沟槽104A中的部分称为氮化物填充层108A。可控制刻蚀工艺的参数(例如，时间)，调整氮化物填充层108A的厚度。在一些实施例中，氮化物填充层108A的厚度(沿垂直方向量测)为沟槽104A深度约20％至约50％的范围内。在一些实施例中，氮化物填充层108A的上表面具有凹形轮廓。氮化物层108顺应于沟槽104B的部分被完全移除。在回拉工艺之后，氮化物层108仍大致填满沟槽104C，并且氮化物层108填充于沟槽104C中的部分称为氮化物填充层108C。氮化物填充层108C的厚度(沿垂直方向量测)大于氮化物填充层108A的厚度。在回拉工艺期间，可形成间隙于氮化物填充层108C的上表面处。
形成衬层110于半导体结构100之上，如图1D所示。衬层110于沟槽104A中沿着衬层106和氮化物填充层108A上表面形成，并且顺应于沟槽104A侧壁和氮化物填充层108A上表面的轮廓。衬层110于沟槽104B中沿着衬层106形成，并且顺应于沟槽104B侧壁和底面的轮廓。衬层110填充氮化物填充层108C上表面处的间隙。在一些实施例中，衬层110在半导体基底102上表面之上的厚度范围在约5纳米至约25纳米。
衬层110由氧化物形成，例如氧化硅(SiO2)。使用原子层沉积(ALD)工艺及/或化学气相沉积工艺(CVD)工艺形成衬层110。衬层106与衬层110皆由氧化硅形成，并且两者之间可以无明显的界面。衬层106与衬层110结合形成内衬结构，并且内衬结构沿着沟槽的总厚度可取决于装置电性表现(例如，导通电流、漏电流等)来调整。
形成氮化物层112于衬层110之上，如图1E所示。氮化物层112于沟槽104A中沿着衬层110形成，并且顺应于沟槽104A侧壁和氮化物填充层108A上表面的轮廓。氮化物层112于沟槽104B中沿着衬层110形成，并且顺应于沟槽104B侧壁和底面的轮廓。在一些实施例中，氮化物层112在半导体基底102上表面之上的厚度范围在约10纳米至约50纳米。
氮化物层112由氮化硅(SiN)形成。使用化学气相沉积工艺(CVD)工艺及/或原子层沉积(ALD)工艺形成氮化物层112。
形成氮化物层114于氮化物层112之上。氮化物层114于沟槽104A中沿着氮化物层112形成，并且顺应于沟槽104A侧壁和氮化物填充层108A上表面的轮廓。氮化物层114于沟槽104B中沿着氮化物层112形成，并且顺应于沟槽104B侧壁和底面轮廓。在一些实施例中，氮化物层114在半导体基底102上表面之上的厚度范围在约2纳米至约10纳米。
氮化物层114由氮氧化硅(silicon oxynitride，SiON)形成。使用旋转涂布(spin-on coating)工艺、化学气相沉积工艺(CVD)工艺、及/或原子层沉积(ALD)工艺形成氮化物层114。氮化物层114配置以将氮化物层112适当地黏附于后续的氧化物，以避免空孔形成于氮化物层112与后续行程的氧化物之间。在一些情况下，空孔的存在可能会降低制造良品率。
形成氧化物层116于氮化物层114之上，并过量填充沟槽104A的剩余部分和沟槽104B的剩余部分。氧化物层116由氧化硅(SiO2)形成。使用旋转涂布工艺形成氧化物层116。
对半导体结构100进行平坦化工艺。平坦化工艺移除氧化物层116和氮化物层114高于氮化物层112顶端的部分，直到暴露出氮化物层112，如图1F所示。平坦化工艺是化学机械研磨(chemical mechanical polish，CMP)工艺，并且氮化物层112作为平坦化工艺的研磨停止层。
氮化物层114和氧化物层116留在沟槽104A中的部分分别称为氮化物层114A和氧化物填充层116A；氮化物层114和氧化物层116留在沟槽104B中的部分分别称为氮化物层114B和氧化物填充层116B，如图1F所示。
对半导体结构100进行刻蚀工艺，以自沟槽104A凹蚀氧化物填充层116A且自沟槽104B凹蚀沟槽116B，如图1G所示。刻蚀工艺是干刻蚀或湿刻蚀，并且使用氢氟酸作为刻蚀剂。可控制刻蚀工艺的参数(例如，时间)，调整凹蚀后的氧化物填充层116A和116B以具有期望厚度。在一些实施例中，氧化物填充层116A的厚度(沿着垂直方向量测)为沟槽104A深度D1约20％至约50％，并且氧化物填充层116B的厚度(沿着垂直方向量测)为沟槽104B深度D2约20％至约50％。氧化物填充层116A的厚度小于氧化物填充层116B。
在刻蚀工艺期间，形成凹陷105A于氧化物填充层116A之上，并且形成凹陷105B于氧化物填充层116B之上。氮化物层114A的下部被氧化物填充层116A覆盖，而氮化物层114A的上部自凹陷105A暴露出来。氮化物层114B的下部被氧化物填充层116B覆盖，而氮化物层114B的上部自凹陷105B暴露出来。
对半导体结构100进行刻蚀工艺。刻蚀工艺移除部分的氮化物层114A和114B以及氮化物层112，直到暴露出衬层110，从而横向扩大凹陷105A和105B，如图1H所示。刻蚀工艺移除氮化物层112在半导体基底102上表面之上的部分，以暴露出衬层110在半导体基底102上表面之上的部分。刻蚀工艺还移除氮化物层114A自凹陷105A暴露出来的上部、氮化物层114B自凹陷105B暴露出来的上部，且接着移除氮化物层112自凹陷105A和105B暴露出来的部分，使得衬层110顺应于沟槽104A和104B侧壁上部的部分暴露出来。刻蚀工艺是湿刻蚀，并且使用热磷酸作为刻蚀剂。
氮化物层112留在沟槽104A中的部分称为氮化物层112A，而氮化物层112留在沟槽104B中的部分称为氮化物层112B，如图1H所示。
形成氮化物层118于半导体结构100之上，如图1I所示。氮化物层118于凹陷105A中沿着衬层110、以及氮化物层112A、氮化物层114A和氧化物填充层116A的顶端形成，并且顺应于凹陷105A侧壁和底面的轮廓。氮化物层118于凹陷105B中沿着衬层110、以及氮化物层112B、氮化物层114B和氧化物填充层116B的顶端形成，并且顺应于凹陷105B侧壁和底面的轮廓。
氮化物层118由氮化硅形成。使用物理气相沉积(physical vapor deposition，PVD)工艺形成氮化物层118。相较于使用化学气相沉积工艺或原子层沉积工艺，使用物理气相沉积工艺形成的氮化物层118具有低阶梯覆盖率(step coverage)。也就是说，在沉积工艺期间，氮化物层118沿着具有正好垂直或大致垂直延伸方向的表面的沉积速率小于沿着具有正好水平或大致水平延伸方向的表面的沉积速率。
氮化物层118沿着半导体基底102上表面的部分(可称为第一水平部分)具有第一厚度T1；氮化物层118沿着凹陷105A(或凹陷105B)底面的部分(可称为第二水平部分)具有第二厚度T2；且氮化物层118沿着凹陷105A(或凹陷105B)侧壁的部分(可称为垂直部分)具有第三厚度T3。第三厚度T3小于第一厚度T1和第二厚度T2。在一些实施例中，第二厚度T2对第一厚度T1的比值范围在约1至约1.05。在一些实施例中，第三厚度T3对第二厚度T2的比值范围在约0.05至约0.2。
对半导体结构100进行刻蚀工艺，以移除部分的氮化物层118，直到暴露出衬层110，如图1J所示。刻蚀工艺是湿刻蚀，并且使用热磷酸作为刻蚀剂。刻蚀工艺同时刻蚀氮化物层118的水平部分与垂直部分。氮化物层118的水平部分比氮化物层118垂直部分厚，所以刻蚀工艺移除氮化物层118沿着凹陷105A和105B侧壁的垂直部分以暴露出衬层110，同时保留氮化物层118的第一水平部分于半导体102上表面之上且保留氮化物层118的第二水平部分沿着凹陷105A和105B的底面。
在刻蚀工艺之后，氮化物层118留在凹陷105A中的第二水平部分称为氮化物层118A；氮化物层118留在凹陷105B中的第二水平部分称为氮化物层118B；氮化物层118留在半导体102上表面之上的第一水平部分称为氮化物层118R。
请参考图1J-1，绘示图1J的半导体结构100的一部分，以说明形成于沟槽104A中的部件的额外细节。氮化物层112A、氮化物层114A与氮化物层118A结合形成介电阻挡结构120A。介电阻挡结构120A以封闭环形方式围绕氧化物填充层116A。由旋转涂布形成的氧化物填充层116A可能含有较多的杂质，杂质可能会扩散至主动区103中，从而劣化所形成的晶体管的效能。介电阻挡结构120A配置以阻隔氧化物填充层116A的杂质扩散至主动区103中，从而改善半导体装置的可靠性和制造良品率。
若氮化物层118的第三厚度T3对第二厚度T2的比值太大，在刻蚀工艺之后氮化物层118A的厚度太低，或甚至氮化物层118A被完全移除，从而降低介电阻挡结构120A阻隔来自氧化物填充层116A和116B的杂质的能力。若氮化物层118的第三厚度T3对第二厚度T2的比值太小，在刻蚀工艺之后氮化物层118A的厚度太大，而太靠近装置的主动区。如此，主动区容易受到存在于的氮化物层118A中的电荷的影响。
介电阻挡结构120A的封闭环形轮廓包含U形(U-shape)的下区段，其由氮化物层112A和氮化物层114A构成；以及棒形(bar-shape)的上区段，其由氮化物层118A构成，并且从下区段的一端横向延伸至下区段的另一端。氮化物层112A与衬层110界面相接，而氮化物层114A与氧化物填充层116A界面相接。介电阻挡结构120A的下区段沿着氧化物填充层116A的侧壁和底面，且介电阻挡结构120A的上区段覆盖氧化物填充层116A的上表面，使得氧化物填充层116A被介电阻挡结构120A完全围绕。介电阻挡结构120A的下区段的厚度大于介电阻挡结构120A的上区段的厚度。
请回头参考图1J，氮化物层112B、氮化物层114B与氮化物层118B结合形成介电阻挡结构120B。介电阻挡结构120B以封闭环形方式围绕氧化物填充层116B，且配置以阻隔氧化物填充层116B的杂质扩散至主动区103中。介电阻挡结构120B的封闭环形轮廓包含U形的下区段，其由氮化物层112B和氮化物层114B构成；以及棒形的上区段，其由氮化物层118B构成。介电阻挡结构120B的下区段的厚度大于介电阻挡结构120B的上区段的厚度。
形成氧化物层122于半导体结构100之上，并过量填充凹陷105A和凹陷105B，如图1K所示。氧化物层122由氧化硅形成，并且使用化学气相沉积工艺(例如，高密度电浆化学气相沉积(high-density plasma CVD，HDP-CVD))形成。
对半导体结构100进行平坦化工艺。平坦化工艺移除氧化物层122高于氮化物层118R的部分，直到暴露出氮化物层118R，如图1L所示。平坦化工艺是化学机械研磨工艺，并且氮化物层118R作为平坦化工艺的研磨停止层。氧化物层122留在凹陷105A中的部分称为氧化物填充层122A，而氧化物层122留在凹陷105B中的部分称为氧化物填充层122B。
对半导体结构100进行刻蚀工艺，以移除氮化物层118R，直到暴露出衬层110，如图1M所示。刻蚀工艺是湿刻蚀，并且使用热磷酸作为刻蚀剂。在进行刻蚀工艺之前，可对半导体结构100进行消光(deglaze)工艺，以除去残留在氮化物层118R之上的氧化物。在刻蚀工艺之后，在外围电路区50内的沟槽104A和沟槽104B中分别形成隔离部件124A和隔离部件124B，并且在存储单元阵列区60内的沟槽104C中形成了隔离部件124C。
请参考图1M-1，绘示图1M的半导体结构的一部分，以说明隔离部件124A的额外细节。隔离部件124A包含沿着隔离部件124A与半导体基底102之间的边界设置的衬层106。隔离部件124A还包含设置于衬层106之上的氮化物填充层108A。隔离部件124A还包含设置于衬层106和氮化物填充层108A之上的衬层110，且衬层106与衬层110结合形成内衬结构。隔离部件124A还包含设置于衬层110之上的介电阻挡结构120A和氧化物填充层116A，且介电阻挡结构120A以封闭环形方式围绕的氧化物填充层116A。隔离部件124A还包含设置于介电阻挡结构120A之上的氧化物填充层122A，且氧化物填充层122A与衬层110界面相接。此外，内衬结构包含设置半导体基底102(或主动区103)的侧表面与氮化物填充层108A的侧壁之间的第一部分、设置于半导体基底102(或主动区103)的侧表面与介电阻挡结构120A的侧壁之间的第二部分、以及设置于地氮化物填充层108A的上表面与介电阻挡结构120A的下表面之间的第三部分。内衬结构的第二部分的厚度大于内衬结构的第一部分的厚度。
请回头参考图1M，隔离部件124B包含沿着隔离部件124B与半导体基底102之间的边界设置的衬层106、以及设置于衬层106之上的衬层110。隔离部件124B还包含设置于衬层110之上的介电阻挡结构120B和氧化物填充层116B，且介电阻挡结构120B以封闭环形方式围绕氧化物填充层116B。隔离部件124B还包含设置于介电阻挡结构120B之上的氧化物填充层122B。氧化物填充层122B与衬层110界面相接。隔离部件124B的氧化物填充层116B的厚度大于隔离部件124A的氧化物填充层116A的厚度。
隔离部件124C包含沿着隔离部件124C与半导体基底102之间的边界设置的衬层106、以及设置于衬层106之上的氮化物填充层108C。隔离部件124C的氮化物填充层108C的厚度大于隔离部件124A的氮化物填充层108A的厚度。
可形成额外组件于图1M的半导体结构100之上，以制得半导体存储器装置，例如，动态随机存取存储器装置、电阻式随机存取存储器装置、快闪存储器装置等。举例而言，可以移除形成于半导体基底102上表面之上的衬层106和衬层110，以暴露出主动区103的上表面。之后，可形成栅极介电层于主动区103的上表面上，并且形成栅极电极层于栅极介电层之上。举例而言，可以使用离子植入工艺或外延成长工艺在主动区103上表面处形成源极/漏极区于栅极电极层两侧。
本发明实施例提供的隔离结构124A/124B包含介电阻挡结构120A/120B，其是透过完全移除氮化物层118形成于凹陷105侧壁的部分，但留下氮化物层118形成于凹陷105底面的部分而形成。如此，介电阻挡结构120A/120B的氮化物层远离主动区103的上表面，此处将用来形成晶体管的通道层。因此，可以避免氮化物层捕获沿着通道层流通的电子，这可改善所形成的半导体装置的漏电流，从而提升半导体装置的效能。此外，介电阻挡结构120A/120B以封闭环形方式围绕氧化物填充层116A/116B，可阻隔氧化物填充层116A/116B的杂质扩散至主动区103中，从而改善半导体装置的可靠性和制造良品率。
图2A至图2J是根据本发明的一些实施例，绘示形成半导体结构在不同阶段的剖面示意图。图2A至图2J中相同于前述图1A至图1M的实施例的部件是使用相同的标号并省略其说明。
提供半导体结构200，半导体结构200包含半导体基底102，如图2A所示。形成沟槽104A、沟槽104B和沟槽104C于半导体基底102中，以界定出半导体基底102中的多个主动区103。
形成衬层206于半导体结构200之上。衬层206沿着沟槽104A、104B、104C的侧壁和底面形成，并且顺应于沟槽104A、104B、104C的侧壁和底面轮廓。在一些实施例中，衬层206在半导体基底102上表面之上的厚度范围在约2纳米至约15纳米。
衬层206由氧化物形成，例如氧化硅(SiO2)。使用原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺形成衬层206。
对半导体结构200进行热处理，例如临场蒸气产生法(ISSG)，氧化部分的半导体基底102，以成长衬层206。在热处理之后的衬层206标示为衬层207，如图2B所示。衬层207覆盖且沿着半导体基底102上表面延伸，并且部分填充沟槽104A和沟槽104B，且大致填满沟槽104C。由于沟槽104A和104B具有较大的宽度D1和D2，所以衬层206顺应于沟槽104A和104B侧壁和底面的轮廓。由于沟槽104C具有较小的宽度D3，形成衬层206大致填满沟槽104C。在热处理期间，可形成间隙于沟槽104C内之衬层207的上表面处。衬层207在半导体基底102上表面之上的厚度范围在约2纳米至约20纳米。衬层207的厚度可取决于装置电性表现(例如，导通电流、漏电流等)来调整。
形成氮化物层112于衬层207之上，如图2C所示。氮化物层112于沟槽104A中沿着衬层207形成，并且顺应于沟槽104A侧壁和底面的轮廓。氮化物层112于沟槽104B中沿着衬层207形成，并且顺应于沟槽104B侧壁和底面的轮廓。氮化物层112填充沟槽104C内之衬层207中的间隙。
形成氮化物层114于氮化物层112之上。氮化物层114于沟槽104A中沿着氮化物层112形成以填充沟槽104A的下部，同时沟槽104A的上部保持未被氮化物层114填满。氮化物层114顺应于沟槽104A上部侧壁的轮廓。氮化物层114于沟槽104B中沿着氮化物层112形成，并且顺应于沟槽104B侧壁和底面的轮廓。
形成氧化物层116于氮化物层114之上，并过量填充沟槽104A的剩余部分和沟槽104B的剩余部分。
对半导体结构200进行平坦化工艺。平坦化工艺移除氧化物层116和氮化物层114高于氮化物层112顶端的部分，直到暴露出氮化物层112，如图2D所示。氮化物层114和氧化物层116留在沟槽104A中的部分分别称为氮化物层114A和氧化物填充层116A；氮化物层114和氧化物层116留在沟槽104B中的部分分别称为氮化物层114B和氧化物填充层116B。
对半导体结构200进行刻蚀工艺，以移除氮化物层112在半导体基底102上表面之上的部分，以暴露出衬层207在半导体基底102上表面之上的部分，如图2E所示。刻蚀工艺是湿刻蚀，并且使用热磷酸作为刻蚀剂。氮化物层112留在沟槽104A中的部分称为氮化物层112A，而氮化物层112留在沟槽104B中的部分称为氮化物层112B。氮化物层112留在沟槽104C内之间隙中的部分称为间隙填充物112C。
对半导体结构200进行刻蚀工艺，以自沟槽104A凹蚀氧化物填充层116A且自沟槽104B凹蚀氧化物填充层116B，从而分别形成凹陷105A和105B，如图2F所示。刻蚀工艺完全移除氧化物填充层116A。再者，可控制刻蚀工艺的参数(例如，时间)，调整凹蚀后的氧化物填充层116B以具有期望厚度。
对半导体结构200进行刻蚀工艺。刻蚀工艺移除部分的氮化物层114A和114B以及部分的氮化物层112A和112B，直到暴露出衬层207，从而横向扩大凹陷105A和105B，如图2F所示。刻蚀工艺移除氮化物层114A自凹陷105A暴露出来的上部和氮化物层114B自凹陷105B暴露出来的上部，且接着移除氮化物层112A自凹陷105A暴露出来的部分和氮化物层112B自凹陷105B暴露出来的部分，以暴露出衬层207。在刻蚀工艺期间，间隙填充物112C也被移除，而再次形成间隙。
形成氮化物层118于半导体结构200之上，如图2G所示。氮化物层118于凹陷105A中沿着衬层207、以及氮化物层112A和氮化物层114A顶端形成，并且顺应于凹陷105A侧壁和底面的轮廓。氮化物层118于凹陷105B中沿着衬层110、以及氮化物层112B、氮化物层114B和氧化物填充层116B的顶端形成，并且顺应于凹陷105B侧壁和底面的轮廓。氮化物层118填充沟槽104C内之衬层207中的间隙。
氮化物层118沿着半导体基底102上表面的第一水平部分具有第一厚度T1；氮化物层118沿着凹陷105A(或凹陷105B)底面的第二水平部分具有第二厚度T2；氮化物层118沿着凹陷105A(或凹陷105B)侧壁的垂直部分具有第三厚度T3。在一些实施例中，第三厚度T3小于第一厚度T1和第二厚度T2。
对半导体结构200进行刻蚀工艺，以移除部分的氮化物层118，直到暴露出衬层207，如图2H所示。刻蚀工艺同时刻蚀氮化物层118的水平部分与垂直部分。刻蚀工艺移除氮化物层118沿着凹陷105A和105B的垂直部分以暴露出衬层207，同时保留氮化物层118的第一水平部分于半导体102上表面之上，以及氮化物层118的第二水平部分沿着凹陷105底面。
在刻蚀工艺之后，氮化物层118留在凹陷105A中的第二水平部分称为氮化物层118A；氮化物层118留在凹陷105B中的第二水平部分称为氮化物层118B；氮化物层118留在半导体102上表面之上的第一水平部分称为氮化物层118R；氮化物层118留在沟槽104C内之间隙的部分称为间隙填充物118C。
氮化物层112A、氮化物层114A与氮化物层118A结合形成氮化物填充结构221A，如图2H所示。氮化物层112B、氮化物层114B与氮化物层118B结合形成介电阻挡结构120B。介电阻挡结构120B以封闭环形方式围绕氧化物填充层116B。
形成氧化物层122于半导体结构200之上，并过量填充凹陷105A和凹陷105B，如图2I所示。
对半导体结构200进行平坦化工艺。平坦化工艺移除氧化物层122高于氮化物层118R的部分，直到暴露出氮化物层118R。氧化物层122留在凹陷105A中的部分称为氧化物填充层122A，而氧化物层122留在凹陷105B中的部分称为氧化物填充层122B，如图2J所示。
对半导体结构100进行刻蚀工艺，以移除氮化物层118R，直到暴露出衬层207。在刻蚀工艺之后，在外围电路区50内的沟槽104A和沟槽104B中分别形成隔离部件224A和隔离部件224B，并且记忆单元阵列区60内的沟槽104C中形成了隔离部件224C。
隔离部件224A包含沿着隔离部件224A与半导体基底102之间的边界设置的衬层207、设置于衬层207之上氮化物填充结构221、以及设置于氮化物填充结构221之上的氧化物填充层122A。隔离部件224B大致上与隔离部件124B相同，除了衬层207。隔离部件224C包含沿着隔离部件224C与半导体基底102之间的边界设置的衬层207、设置于衬层106之上的衬层207(可称为氧化物填充层207C)、以及设置于氧化物填充层207C上表面处的间隙填充物118C。
根据上述，本发明实施例提供的隔离结构包含介电阻挡结构，且介电阻挡结构的氮化物层远离主动区的通道层。如此，可以避免氮化物层捕获沿着通道层流通的电子，这可改善所形成的半导体装置的漏电流，从而提升半导体装置的效能。此外，介电阻挡结构以封闭环形方式围绕氧化物填充层，这可阻隔氧化物填充层的杂质扩散至主动区中，从而改善半导体装置的可靠性和制造良品率。
虽然本发明以前述的实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。因此本发明的保护范围当视权利要求保护范围所界定者为准。

Claims (15)

1.一种半导体结构，其特征在于，包括：
一半导体基底；以及
一隔离部件，设置于所述半导体基底中，其中所述隔离部件包括：
一衬层，沿着所述隔离部件与所述半导体基底之间的边界设置；
一第一氧化物填充层，设置于所述衬层之上；
一介电阻挡结构，以封闭环形方式围绕所述第一氧化物填充层；以及
一第二氧化物填充层，设置于所述介电阻挡结构之上且邻近所述衬层，其中所述衬层与所述第二氧化物填充层直接接触。
2.根据权利要求1所述的半导体结构，其特征在于，所述介电阻挡结构包括：
一第一区段，沿着所述第一氧化物填充层的上表面；以及
一第二区段，沿着所述第一氧化物填充层的侧壁，且所述介电阻挡结构的所述第二区段的厚度大于所述介电阻挡结构的所述第一区段的厚度。
3.根据权利要求2所述的半导体结构，其特征在于，所述介电阻挡结构的所述第二区段包括：
一氮氧化硅层；以及
一氮化硅层，介于所述衬层与所述氮氧化硅层之间。
4.根据权利要求2所述的半导体结构，其特征在于，所述介电阻挡结构的所述第一区段包括介于所述第一氧化物填充层与所述第二氧化物填充层之间的一氮化硅层。
5.根据权利要求1所述的半导体结构，其特征在于，更包括：
一第二隔离部件，设置于所述半导体基底中，其中所述第二隔离部件包括一第一氮化物填充层；以及
一第三隔离部件，设置于所述半导体基底中，其中所述第三隔离部件包括一第二氮化物填充层，其中所述第二氮化物填充层的厚度大于所述第一氮化物填充层的厚度。
6.根据权利要求5所述的半导体结构，其特征在于，所述第二隔离部件更包括一第三氧化物填充层，设置于所述第一氮化物填充层之上。
7.根据权利要求1所述的半导体结构，其特征在于，所述衬层由氧化硅形成。
8.一种半导体结构，其特征在于，包括：
一半导体基底；以及
一隔离部件，设置于所述半导体基底中，其中所述隔离部件包括：
一氮化物填充层；
一第一氧化物填充层，设置于所述氮化物填充层之上；
一介电阻挡结构，以封闭环形方式围绕所述第一氧化物填充层；以及
一第二氧化物填充层，设置于所述介电阻挡结构之上；以及
一内衬结构，设置于所述半导体基底与所述隔离部件之间，其中所述内衬结构与所述第二氧化物填充层直接接触。
9.根据权利要求8所述的半导体结构，其特征在于，其中所述内衬结构，包括：
一第一部分，设置所述半导体基底的一侧表面与所述氮化物填充层的侧壁之间；
一第二部分，设置于所述半导体基底的所述侧表面与所述介电阻挡结构的侧壁之间；以及
一第三部分，设置于所述氮化物填充层的上表面与所述介电阻挡结构的下表面之间。
10.根据权利要求9所述的半导体结构，其特征在于，所述内衬结构的所述第二部分的厚度大于所述第一部分的厚度。
11.一种半导体结构的形成方法，其特征在于，包括：
形成一第一沟槽于一半导体基底中；
形成一第一氮化物层沿着所述第一沟槽的侧壁和底面；
形成一第一氧化物层于所述第一氮化物层之上以填充所述第一沟槽；
自所述第一沟槽凹蚀所述第一氧化物层以形成一第一凹陷；
刻蚀所述第一氮化物层自所述第一凹陷暴露出来的部分；
形成一第二氮化物层沿着所述第一凹陷的侧壁和底面，其中所述第二氮化物层具有沿着所述第一凹陷的底面的一第一部分、以及沿着所述第一凹陷的侧壁的一第二部分；
移除所述第二氮化物层的所述第二部分；以及
形成一第二氧化物层于所述第二氮化物层的所述第一部分之上以填充所述第一凹陷。
12.根据权利要求11所述的半导体结构的形成方法，其特征在于，所述第二氮化物层的所述第一部分具有一第一厚度，且所述第二氮化物层的所述第二部分具有一第二厚度，所述第二厚度小于所述第一厚度，且其中移除所述第二氮化物层的所述第二部分的时候，部分移除所述第二氮化物层的所述第一部分。
13.根据权利要求11所述的半导体结构的形成方法，其特征在于，更包括：
形成一衬层沿着所述第一沟槽的侧壁和底面，其中所述第一氮化物层形成于所述衬层之上。
14.根据权利要求13所述的半导体结构的形成方法，其特征在于，更包括：
使用一热处理成长所述衬层，其中所述衬层由氧化硅形成。
15.根据权利要求11所述的半导体结构的形成方法，其特征在于，更包括：
在形成所述第一氮化物层之后且在形成所述第一氧化物层之前，形成一第三氮化物层于所述第一氮化物层之上沿着所述第一沟槽的侧壁和底面，其中所述第一氮化物层由氮化硅形成且所述第三氮化物层由氮氧化硅形成。
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US6727160B1 (en) * 2002-10-15 2004-04-27 Silicon Integrated Systems Corp. Method of forming a shallow trench isolation structure
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