KR100428806B1 - 트렌치 소자분리 구조체 및 그 형성 방법 - Google Patents

트렌치 소자분리 구조체 및 그 형성 방법 Download PDF

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Abstract

트렌치 소자분리 구조체 및 그 형성 방법을 제공한다. 반도체기판의 소정영역에 트렌치를 형성한 후, 트렌치를 채우는 하부 소자분리막 패턴, 상부 라이너 패턴 및 상부 소자분리막 패턴을 차례로 형성한다. 하부 소자분리막 패턴은 반도체기판의 전면에 하부 소자분리막을 형성한 후, 반도체기판보다 낮은 상부면을 갖도록 하부 소자분리막을 전면식각함으로써 형성한다. 상부 라이너 패턴은 하부 소자분리막 패턴을 포함하는 반도체기판 전면에 상부 라이너 및 상부 소자분리막을 형성한 후 전면식각함으로써 형성된다. 그 결과, 상부 라이너 패턴은 하부 소자분리막 패턴의 상부면을 덮는 동시에 상부 소자분리막 패턴의 바닥과 측벽을 둘러싼다. 하부 소자분리막 패턴의 측벽 및 바닥은 하부 라이너 패턴에 의해 덮여지는 것이 바람직하다. 또한 상기 상부 및 하부 라이너 패턴은 질화막으로 형성하는 것이 바람직하다. 이와같이, 라이너에 의해 상부면 또는 전면이 덮여진 하부 소자분리막 패턴을 형성함으로써, 반도체기판의 결함(defect) 및 불순물 오염을 최소화하는 반도체 장치를 제조할 수 있다.

Description

트렌치 소자분리 구조체 및 그 형성 방법{Structure of Trench Isolation and Method of Forming The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 트렌치 소자분리 구조체 및 그 형성 방법에 관한 것이다.
반도체 장치가 고집적화 됨에 따라, 소자분리를 위한 트렌치의 종횡비가 증가하는 추세이다. 상기와 같이 종횡비가 증가된 트렌치는 다층의 물질막을 사용함으로써 매립할 수 있다.
도 1 및 도 2는 종래 기술에 따른 트렌치 소자분리막 형성 방법의 문제점을 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 반도체기판(10) 상에 트렌치 마스크 패턴(20)을 형성한다. 상기 트렌치 마스크 패턴(20)을 식각 마스크로 사용하여 상기 반도체기판(10)을 이방성 식각함으로써, 트렌치(30)를 형성한다. 상기 트렌치(30) 형성 도중 발생하는 반도체기판(10)의 식각 손상을 치유하기 위해, 상기 트렌치(30) 내벽에 열산화막(40) 형성 공정을 실시한다.
상기 열산화막(40)을 포함하는 반도체기판 전면에, 다결정 실리콘막 또는 SOG(spin-on glass)막으로 하부 소자분리막을 형성한다. 상기 하부 소자분리막의 상부면이 상기 반도체기판(10)의 상부면보다 낮아지도록 상기 하부 소자분리막을 전면식각함으로써, 상기 트렌치(30)의 하부를 채우는 하부 소자분리막 패턴(50)을 형성한다. 상기 하부 소자분리막 패턴(50)을 포함하는 반도체기판 전면에 상부 소자분리막(60)을 형성한다. 상기 상부 소자분리막(60)은 고밀도 플라즈마 산화막(HDP oxide) 또는 USG막으로 형성한다.
고집적화 추세에 따라 큰 종횡비를 갖는 트렌치(30)를 상기 고밀도 플라즈마 산화막 또는 USG막을 사용하여 매립할 수 없는 문제가 발생한다. 이를 해결하기 위해 상기 트렌치(30)의 종횡비를 줄이는 방법이 사용되며, 이것이 상기 하부 소자분리막 패턴(50)을 형성하는 목적이다. 따라서, 상기 하부 소자분리막 패턴(50)은 상기한 바와 같이 매립 특성이 좋은 물질막, 예를 들면 다결정 실리콘막 또는 SOG막으로 형성하는 것이 바람직하다. 이에 따라, 상기 트렌치(30)의 종횡비는 상기 하부 소자분리막 패턴(50)에 의해 줄어들고, 상기 상부 소자분리막(60)은 상기 트렌치(30)의 나머지 상부 영역을 매립할 수 있다.
도 2를 참조하면, 상기 상부 소자분리막(60)을 전면식각하여 상기 트렌치 마스크 패턴(20)을 노출시킴으로써, 상부 소자분리막 패턴(61)을 형성한다. 상기 노출된 트렌치 마스크 패턴(20)을 제거하여, 상기 반도체기판(10)의 상부면을 노출시킨다. 열산화 공정을 실시하여, 상기 노출된 반도체기판(10)의 상부면에 게이트 산화막(70)을 형성한다.
그런데 상기 하부 소자분리막 패턴(50)을 다결정 실리콘막으로 형성하는 경우, 상기 게이트 산화막(70) 형성 공정을 포함한 후속 열산화 공정에서 상기 하부 소자분리막 패턴(50)은 산소와 반응하여 실리콘 산화물을 형성한다. 알려진 바와 같이, 실리콘이 산화되어 실리콘 산화물을 형성할 때에는 부피 팽창이 발생한다. 따라서, 상기 하부 소자분리막 패턴(50)의 산화 현상은 반도체기판(10)에 스트레스를 가하게 된다. 상기 스트레스는 상기 반도체기판(10)에 결함(80)(defect)을 유발하고, 상기 결함(80)은 반도체 장치의 특성을 악화시키는 원인이 된다.
또한, 상기 하부 소자분리막 패턴(50)을 상기 SOG막으로 형성하는 경우를 살펴보면, SOG는 솔벤트(solvent)에 실록산(siloxanes) 또는 실리케이트(silicates)가 혼합된 액체 상태의 물질이다. 따라서, 상기 SOG를 절연막으로 사용하기 위해서는 상기 솔벤트를 증발시키는 열공정이 필요하다. 하지만, 상기 솔벤트를 증발시키는 열공정 중, 탄소를 포함하는 물질들이 상기 반도체기판으로 확산되며, 이러한 확산 현상은 그 이후에도 계속된다. 상기 탄소를 포함하는 물질들이 상기 반도체기판으로 확산될 경우, 반도체 장치의 전기적 특성이 불안정해진다.
본 발명이 이루고자 하는 기술적 과제는 반도체기판에 대한 스트레스 및 불순물 확산을 억제시킬 수 있는 트렌치 소자분리 구조체 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 실리콘 산화에 따른 스트레스 및 불순물의 반도체기판 내로의 확산을 억제시키는 트렌치 소자분리 구조체를 제공하는데 있다.
도 1 및 도 2 는 종래기술에 따른 트렌치 소자분리 구조체 형성 방법의 문제점을 설명하기 위한 공정단면도들이다.
도 3 내지 도 10은 본 발명의 바람직한 실시예에 따른 소자분리 구조체 형성 방법을 설명하기 위한 공정단면도들이다.
도 11a는 본 발명의 바람직한 일 실시예에 따른 소자분리 구조체를 설명하기 위한 단면도이다.
도 11b는 본 발명의 바람직한 다른 실시예에 따른 소자분리 구조체를 설명하기 위한 단면도이다.
도 12는 본 발명의 바람직한 다른 실시예에 따른 소자분리 구조체의 특성을 평가하기 위해 실시한 실험 결과를 나타내는 그래프이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 보호막 라이너로 덮여지거나 둘러싸여진 하부 소자분리막 패턴을 갖는 트렌치 소자분리 구조체의 형성방법을 제공한다. 이 방법은 반도체기판의 소정영역에 트렌치를 형성하는 것을 포함한다. 상기 트렌치 내에 하부 소자분리막 패턴을 형성한다. 상기 하부 소자분리막 패턴 상에 상부 라이너 패턴에 의해 둘러싸여진 상부 소자분리막 패턴을 형성한다.
바람직하게는 상기 트렌치를 형성한 후, 상기 반도체기판의 결정 손상을 치유하기 위한 열공정, 예를 들어 열산화막 형성 공정을 실시한다. 또한 상기 하부 소자분리막 패턴을 보호막 라이너로 둘러싸기 위해, 상기 트렌치 형성 후 또는 상기 열산화막 형성 후, 그 결과물 전면에 하부 라이너를 더 형성하는 것이 바람직하다.
상기 상부 라이너 패턴 및 하부 라이너는 우수한 내산화성(oxidation-resistant characteristic)을 갖는 물질막, 예컨대 실리콘질화막으로 형성하는 것이 바람직하다. 또한, 상기 하부 소자분리막 패턴은 우수한 매립특성(filling characteristic)을 갖는 절연체막, 예컨대 다결정실리콘막, SOG막, BPSG막, PSG막, BSG막 또는 TEOS막으로 형성하는 것이 바람직하고, 상기 상부 소자분리막 패턴은 열공정에 대하여 안정된 특성을 갖는 절연체막, 예컨대 고밀도 플라즈마 산화막 또는 USG막 등으로 형성하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 보호막 라이너로 덮여지거나 둘러싸여진 하부 소자분리막 패턴을 갖는 트렌치 소자분리 구조체를 제공한다. 이 트렌치 소자분리 구조체는 반도체기판의 소정영역에 형성된 트렌치를 포함한다. 상기 트렌치의 하부 영역은 하부 소자분리막 패턴으로 채워진다. 상기 하부 소자분리막 패턴의 상부면은 상기 반도체기판의 표면보다 낮다. 상기 하부 소자분리막 패턴 상에 상부 소자분리막 패턴이 적층된다. 상기 상부 소자분리막 패턴의 바닥 및 측벽은 상부 라이너 패턴에 의해 둘러싸여진다. 결과적으로, 상기 하부 소자분리막 패턴의 상부면은 상기 상부 라이너 패턴에 의해 덮여진다.
이에 더하여, 상기 하부 소자분리막 패턴의 측벽 및 바닥은 하부 라이너 패턴에 의해 덮여지는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 3 내지 도 10은 본 발명의 바람직한 실시예에 따른 소자분리 구조체 형성 방법을 나타내는 공정단면도들이다.
도 3을 참조하면, 반도체기판(100) 상에 차례로 적층된 패드산화막, 연마저지막 및 하드마스크막을 형성한다. 상기 하드마스크막, 상기 연마저지막 및 상기 패드산화막을 차례로 패터닝하여, 하드마스크막 패턴(도시하지 않음), 연마저지막 패턴(120) 및 패드산화막 패턴(110)으로 구성된 트렌치 마스크 패턴(130)을 형성한다. 상기 트렌치 마스크 패턴(130)을 식각 마스크로 사용하여 상기 반도체기판(100)을 이방성 식각함으로써, 소자활성영역을 한정하는 트렌치(140)를 형성한다.
상기 트렌치 마스크 패턴(130)은 상기 하드마스크막 패턴 상에 형성된 반사방지막 패턴(도시하지 않음)을 더 포함할 수도 있다. 상기 반사방지막 패턴, 상기 하드마스크막 패턴 및 상기 연마저지막 패턴(120)은 각각 실리콘산화질화막, 실리콘산화막 및 실리콘질화막인 것이 바람직하다. 후속 평탄화 공정의 안정화를 위해,상기 반사방지막 패턴 및 상기 하드마스크막 패턴은 상기 트렌치(140) 형성을 위한 상기 식각 공정에서 제거하는 것이 바람직하다.
상기 트렌치(140)는 통상 소자분리막 형성 기술을 사용하여 한번에 매립하기 어려운 정도의 종횡비를 갖는 경우에 해당한다. 즉, 본 발명의 경우, 상기 트렌치 마스크 패턴(130) 및 상기 트렌치(140) 내벽에 의해 둘러싸이는 갭 영역은 적어도 4 이상의 종횡비를 갖는다.
도 4를 참조하면, 선택적 열산화 공정에 의해 상기 트렌치(140) 내벽에 열산화막(150)을 형성한다. 상기 열산화막(150)을 포함하는 반도체기판 전면에 하부 라이너(160)를 형성한다.
상기 열산화막(150)은 상기 트렌치(140) 형성을 위한 식각 공정에서 발생하는 상기 반도체기판(100)의 식각 손상을 치유하기 위해 실시하는 공정으로, 바람직하게는 110Å의 두께를 갖도록 형성한다.
상기 하부 라이너(160)는 후속 공정에서 형성되는 하부 소자분리막 패턴에 포함된 불순물이 상기 반도체기판에 미치는 영향을 최소화하기 위해 형성하는 물질막이다. 따라서, 상기 하부 라이너(160)은 불순물의 확산을 차단하는 특성이 우수한 저압 화학기상증착(low pressure chemical vapor deposition,LPCVD) 방식으로 형성하는 실리콘질화막인 것이 바람직하다. 불순물의 확산을 충분히 차단하는 동시에 상기 트렌치(140)의 종횡비에 대한 상기 하부 라이너(160)의 영향을 최소화하기 위해, 상기 하부 라이너(160)는 30 내지 150Å의 두께로 형성하는 것이 바람직하다.
도 5를 참조하면, 상기 하부 라이너(160)를 포함하는 반도체기판 전면에 하부 소자분리막(170)을 형성한다. 통상적인 경우, 소자분리막은 HDP 산화막 또는 USG막 등의 물질막을 사용하여 형성된다. 하지만 본 발명과 같이, 4 이상의 종횡비를 갖는 트렌치(140)를 상기 HDP 산화막 및 USG막 등으로 한번에 매립할 수는 없다. 따라서, 종래기술에서 설명한 것처럼, 상기 하부 소자분리막(170)은 상기 트렌치(140) 및 상기 트렌치 마스크 패턴(130)에 의해 둘러싸인 갭 영역의 종횡비를 낮추기 위해 사용된다. 물론 이를 위해선, 이후 상기 하부 소자분리막(170)을 리세스하는 공정이 추가되지만, 적어도 상기 하부 소자분리막(170)은 상기 갭 영역을 공극없이 매립할 수 있는 특성을 갖어야 한다. 이를 위해, 상기 하부 소자분리막(170)은 다결정 실리콘막 또는 SOG막으로 형성하는 것이 바람직하고, BPSG(boro-phosphosilicate glass)막, PSG(phosphosilicate glass)막, BSG (borosilicate glass)막 또는 TEOS(tetraethyl orthosilicate)막 등으로 형성할 수도 있다.
상기 SOG막, BPSG막, PSG막, BSG막 또는 TEOS막들은 그 물질막 내부에 솔벤트 또는 탄소와 같은 불순물을 포함하는데, 상기 불순물들이 반도체기판으로 확산될 경우 반도체 장치의 특성이 불안정해지는 문제점이 있다. 하지만, 상기한 바와 같이 상기 하부 소자분리막(170)의 측면 및 바닥을 둘러싸는 상기 하부 라이너(160)을 형성할 경우, 그러한 문제점은 예방된다.
도 6을 참조하면, 상기 하부 소자분리막(170)을 전면식각하여, 하부 소자분리막 패턴(171)을 형성한다.
상기 하부 소자분리막 패턴(171)의 상부면은 상기 반도체기판(100)의 상부면보다 낮도록 형성한다. 바람직하게는 상기 하부 라이너(160)의 측벽에 의해 둘러싸인 갭 영역의 종횡비가 3 이하가 되도록, 상기 하부 소자분리막(170)을 리세스한다. 왜냐하면, 소자분리막으로 바람직한 특성을 갖는 HDP 산화막 및 USG막 등이 매립할 수 있는 갭 영역의 종횡비 한계가, 통상의 기술에서, 3 이하이기 때문이다. 또한 상기 하부 소자분리막(170)을 전면 식각하는 방법은 상기 하부 라이너(160)에 대해 식각 선택비를 갖는 레서피로 실시하는 것이 바람직하다.
도 7을 참조하면, 상기 하부 소자분리막 패턴(171)을 포함하는 반도체기판 전면에 상부 라이너(180)을 형성한다. 상기 상부 라이너(180)는 상기 하부 라이너(160)와 동일하게 저압 화학기상증착 방식으로 형성하는 실리콘질화막인 것이 바람직하다. 이에 따라, 상기 하부 소자분리막 패턴(171)은 실리콘질화막 즉, 상기 상부 라이너(180) 및 상기 하부 라이너(160)로 완전히 둘러싸이게 된다.
상기 상부 라이너(180)는 상기 하부 라이너(160)과 마찬가지로 확산방지막으로 사용하기 위한 물질막으로, 후속 산화 공정에서 산소가 상기 하부 소자분리막 패턴(171)에 침투하는 경로를 차단한다. 이에 따라, 상기 하부 소자분리막 패턴(171)을 다결정실리콘막으로 형성할 경우에도, 상기 상부 라이너(180)는 상기 하부 소자분리막 패턴(171)이 후속 산화공정에서 산화하여 발생하는 부피팽창에 따른 스트레스를 예방한다.
도 8을 참조하면, 상기 상부 라이너(180) 상에 상부 소자분리막(190)을 형성한다. 상기 상부 소자분리막(190)은 통상적인 방법을 사용하여 고밀도 플라즈마 산화막 또는 USG막으로 형성한다. 이때, 상기 하부 소자분리막 패턴(171)에 의해 상기 갭 영역의 종횡비가 낮아졌기 때문에, 상기 갭 영역은 고밀도 플라즈마 산화막 또는 USG막 등으로도 공극없이 매립될 수 있다.
또한 상기 상부 소자분리막(190)을 상기 고밀도 플라즈마 산화막으로 형성할 경우, 상기 상부 라이너(180)의 표면은 플라즈마 손상을 입는다. 이를 예방하기 위해 상기 고밀도 플라즈마 산화막 형성 전에, 100Å의 두께를 갖는 또다른 LPCVD 산화막을 형성할 수도 있다.
도 9를 참조하면, 상기 연마저지막 패턴(120)이 완전히 노출될 때까지 상기 상부 소자분리막(190), 상기 상부 라이너(180) 및 상기 하부 라이너(160)를 차례로 전면식각함으로써, 상부 소자분리막 패턴(191), 상부 라이너 패턴(181) 및 하부 라이너 패턴(161)을 형성한다. 이에 따라, 상기 상부 소자분리막 패턴(191)의 측벽과 하부면은 상기 상부 라이너 패턴(181)에 의해 둘러싸이고, 상기 상부 라이너 패턴(181)의 측벽은 상기 하부 라이너 패턴(161)에 의해 둘러싸인다. 또한 도 7에서 설명한 바와 같이, 상기 하부 소자분리막 패턴(171)은 상기 상부 라이너 패턴(181)과 상기 하부 라이너 패턴(161)에 의해 둘러싸인다.
상기 전면 식각 공정은 화학기계적 연마(chemical mechanical polishing, CMP) 기술을 사용하여 실시하는 것이 바람직하다. 또한 상기 상부 소자분리막 패턴(191)의 상부면과 상기 반도체기판(100)의 상부면과의 높이 차이가 클 경우, 후속 공정에서 어려움을 초래하므로 그 높이의 차이를 낮추는 것이 바람직하다.
상기 연마저지막 패턴(120)은 상기 상부 소자분리막 패턴(191) 형성을 위한상기 식각 공정에서 식각저지막으로 사용된다. 또한 상기 HDP 산화막으로 상기 상부 소자분리막(190)을 형성할 경우, 그 상부면은 물결 무늬를 갖는다. 이처럼 물결 무늬를 갖는 상부 소자분리막(190)을 전면식각할 경우, 평탄화된 식각 결과물을 얻는데 방해가 된다. 이를 예방하기 위해, 상기 고밀도 플라즈마 산화막을 형성한 후, 그 결과물 상에 TEOS막을 더 형성할 수도 있다.
도 10을 참조하면, 상기 연마저지막 패턴(120) 및 상기 패드산화막 패턴(110)을 차례로 제거하여, 상기 반도체기판(100)의 상부면을 노출시킨다.
상기 연마저지막 패턴(120) 제거를 위한 식각 공정은 등방성 식각의 방법으로, 실리콘 산화막에 대해 식각 선택비를 갖는 실리콘질화막 식각 레서피로 실시한다. 이때, 상기 연마저지막 패턴(120)을 완전히 제거하지 않을 경우, 그 하부의 패드산화막 패턴(110) 제거를 위한 후속 식각 공정이 불완전하게 이루어지는 문제가 발생한다. 따라서, 상기 연마저지막 패턴(120) 제거 공정은 과도식각의 방법으로 실시하여 상기 패드산화막 패턴(110)의 상부면을 완전히 노출시키는 것이 바람직하다.
또한 상기한 바와 같이, 상기 상부 라이너 패턴(181) 및 상기 하부 라이너 패턴(161)은 실리콘질화막으로 이루어지므로, 상기 연마저지막 패턴(120) 제거를 위한 식각 공정에서 함께 식각된다. 이에 따라, 상기 상부 라이너 패턴(181) 및 상기 하부 라이너 패턴(161)은 상기 반도체기판(100)의 상부면과 비슷한 높이의 상부면을 갖는다.
상기 상부면이 노출된 패드 산화막 패턴(110)의 제거는 등방성 식각의 방법으로, 실리콘에 대해 식각 선택비를 갖는 실리콘산화막 식각 레서피로 실시한다. 이때, 상기 상부 소자분리막 패턴(191) 역시 리세스되어, 라운딩된 상부 모서리를 갖게 된다.
상기 노출된 반도체기판(100)의 상부면에 게이트 산화막(300)을 형성한다. 상기 게이트 산화막(300)은 산소 분위기에서, 적어도 900℃이상의 고온에서 형성되는 열산화막인 것이 바람직하다. 그런데 이러한 고온 산화 공정은 상기 하부 소자분리막 패턴(171)을 다결정실리콘막으로 형성할 경우, 다결정실리콘막의 부피팽창 및 그에 따른 스트레스가 우려된다. 하지만, 본 발명의 경우 도 7에서 설명한 바와 같이, 상기 상부 라이너 패턴(181) 및 상기 하부 라이너 패턴(161)을 형성함으로서, 상기 부피팽창에 따른 스트레스의 문제는 최소화된다.
이후, 통상적인 방법으로 상기 상부 소자분리막 패턴(191)을 가로지르는 게이트 패턴(400) 및 상기 게이트 패턴(400) 사이의 상기 소자활성영역에 소자접합영역(500)을 형성한다. 상기 소자접합영역(500)은 상기 게이트 패턴(400)을 이온주입 마스크로 사용하여 형성한다.
지금까지 상기 상부 라이너 패턴(181)과 상기 하부 라이너 패턴(161)을 모두 사용하는 경우에 대해 설명하였지만, 상기 상부 라이너 패턴(181) 만을 구비한 트렌치 소자분리 구조체를 형성할 수도 있다. 상기 상부 라이너 패턴(181)만을 포함하는 소자분리 구조체 형성 방법은 기본적으로 상기 상부 및 하부 라이너 패턴(161,181)을 모두 형성하는 도 3에서 도 10까지의 공정 단계와 동일하다. 다만, 도 4에서 설명한 열산화막(150) 형성 후 하부 라이너(160) 형성 단계를 생략하고, 곧장 도 5에서 설명한 하부 소자분리막(170) 형성 단계를 실시하는 점에서 차이를 갖는다.
상기한 바와 같이, 상기 하부 소자분리막 패턴(171)을 다결정실리콘막으로 형성할 경우에는 상기 상부 소자분리막 패턴(191)을 경로로 갖는 산소 침투가 문제이고, 이를 해결하기 위해 상기 상부 라이너패턴(181)을 형성한다. 이때, 상기 하부 라이너 패턴(161)은 상기 산소의 침투를 차단하는데 큰 역할을 하지 못한다. 따라서, 다결정실리콘막으로 상기 하부 소자분리막 패턴(171)을 형성하는 경우에만, 상기 하부 라이너 패턴(161)을 생략하고 상기 상부 라이너 패턴(181)만을 형성하는 방법을 적용하는 것이 바람직하다. 반면, 도 5에서 설명한 바와 같이, 상기 SOG막, BPSG막, PSG막, BSG막 또는 TEOS막들은 그 물질막 내부의 불순물들이 반도체기판으로 확산되는 현상이 문제이므로, 상기 상부 및 하부 라이너 패턴(181,161)을 모두 형성하는 것이 바람직하다.
도 11a는 본 발명의 바람직한 일 실시예에 따른 소자분리 구조체를 설명하기 위한 사시도이다.
도 11a를 참조하면, 반도체기판(100)의 소정영역에 형성되어 소자활성영역을 한정하는 트렌치(140)가 배치된다. 상기 트렌치(140)의 내벽에는 콘포말한 두께를 가지는 열산화막(150)이 배치된다. 상기 열산화막(150)의 두께는 110Å인 것이 바람직하다. 상기 열산화막(150)의 내벽에는 콘포말한 두께를 갖는 하부 라이너 패턴(161)이 배치된다. 상기 열산화막(150) 및 상기 하부 라이너 패턴(161)은 상기 트렌치(140)의 내벽에 차례로 콘포말하게 배치되므로, 상기 하부 라이너 패턴(161)및 상기 열산화막(150)은 상기 트렌치(140)로부터 프로파일이 전사된다. 이에 따라, 상기 하부 라이너 패턴(161) 및 상기 열산화막(150)은 U자 형태가 된다.
상기 U자형의 하부 라이너 패턴(161)을 채우되, 상기 반도체기판(100)의 상부면보다 낮은 상부면을 갖는 하부 소자분리막 패턴(171)이 배치된다. 상기 하부 소자분리막 패턴(171)의 상부에는 또다른 U자 형태의 상부 라이너 패턴(181)이 배치된다. 이에따라, 상기 상부 라이너 패턴(181)은 상기 하부 소자분리막 패턴(171)의 상부면을 덮는 동시에, 상기 하부 소자분리막 패턴(171)에 덮이지 않은 상기 하부 라이너 패턴(161)의 상부 측벽을 덮는다. 따라서, 상기 하부 소자분리막 패턴(171)은 상기 상부 라이너 패턴(181) 및 상기 하부 라이너 패턴(161)에 의해 둘러싸인다. 상기 하부 라이너 패턴(161) 및 상기 상부 라이너 패턴(181)은 30 내지 150Å의 두께로 형성되는 실리콘 질화막인 것이 바람직하다.
상기 상부 라이너 패턴(181)은 상부 소자분리막 패턴(191)에 의해 채워진다. 상기 상부 소자분리막 패턴(191)의 상부면은 상기 반도체기판(100)의 상부면보다 높지만, 그 높이의 차이는 작은 것이 바람직하다. 또한 상기 상부 소자분리막 패턴(191)의 상부면은 라운딩되는 것이 바람직하다.
상기 하부 소자분리막 패턴(171)은 다결정 실리콘막, SOG막, BPSG막, PSG막, BSG막 또는 TEOS막 중의 한가지이고, 상기 상부 소자분리막 패턴(191)은 HDP 산화막 또는 USG막 중의 한가지인 것이 바람직하다. 상기 상부 소자분리막 패턴(191)이 고밀도 플라즈마 산화막인 경우, 상기 상부 라이너 패턴(181)과 상기 상부 소자분리막 패턴(191) 사이에는 또다른 LPCVD 산화막을 더 배치하는 것이 바람직하다.
도 11b는 본 발명의 바람직한 다른 실시예로, 상부 라이너 패턴 만을 구비한 소자분리 구조체를 설명하기 위한 사시도이다.
도 11b를 참조하면, 반도체기판(100)의 소정영역에 형성되어 소자활성영역을 한정하는 트렌치(140)가 배치된다. 상기 트렌치(140)의 내벽에는 콘포말한 두께를 가지는 열산화막(150)이 배치된다. 이에 따라, 상기 열산화막(150)은 U자형 그릇의 모양을 갖는다. 상기 열산화막(150)에 의해 둘러싸인 U자형의 갭영역을 채우되, 상기 반도체기판(100)의 상부면보다 낮은 상부면을 갖는 하부 소자분리막 패턴(171)이 배치된다. 상기 하부 소자분리막 패턴(171)의 상부면을 덮는 동시에 상기 하부 소자분리막 패턴(171)에 의해 덮이지 않은 상기 열산화막(150)의 상부 측벽을 덮는 상부 라이너 패턴(181)이 배치된다. 이에 따라, 상기 상부 라이너 패턴(181) 역시 U자형태가 된다. 상기 상부 라이너 패턴(181)은 실리콘 질화막인 것이 바람직하다.
상기 상부 라이너 패턴(181)은 상부 소자분리막 패턴(191)에 의해 채워진다. 상기 상부 소자분리막 패턴(191)의 상부면은 상기 반도체기판(100)의 상부면보다 높지만, 그 높이의 차이는 작은 것이 바람직하다. 상기 하부 소자분리막 패턴(171)은 다결정 실리콘막, SOG막, BPSG막, PSG막, BSG막 또는 TEOS막 중의 한가지이고, 상기 상부 소자분리막 패턴(191)은 고밀도 플라즈마 산화막 또는 USG막 중의 한가지인 것이 바람직하다.
도 12는 상부 라이너 패턴 및 하부 라이너 패턴이 반도체 장치의 특성에 미치는 영향을 평가하기 위해 실시한 실험 결과를 나타내는 그래프이다.
도 12를 참조하면, 상기 하부 소자분리막 패턴(171)을 다결정실리콘막으로형성한 경우에 대해, 상기 상부 라이너 패턴(181) 및 상기 하부 라이너 패턴(161)의 유무에 따라 세가지 그룹으로 나누어 누설전류를 측정하였다. 상기 누설전류는 상기 소자접합영역(500)에 3.5 V의 역방향 전압을 인가하여 측정하였다. 또한 상기 소자접합영역(500)은 비소(As)를 3 ×1015ion atoms/㎠의 도우즈 및 20 keV의 에너지로 주입하여 형성하였고, 실험에서 사용된 상기 소자접합영역(500)의 면적은 624.24 ㎛2였다.
제 1 그룹은 상기 하부 라이너 패턴(161)을 갖지만 상기 상부 라이너 패턴(181)을 갖지 않는 시료들에 대한 실험 결과이다. 제 2 그룹은 상기 하부 라이너 패턴(161) 및 상기 상부 라이너 패턴(181)을 모두 갖는 시료들에 대한 실험 결과이다. 제 3 그룹은 상기 하부 라이너 패턴(161)을 갖지 않지만, 상기 상부 라이너 패턴(181)을 갖는 시료들에 대한 실험 결과이다. 또한 웨이퍼별 특이성을 배제하기 위해, 상기 제 1, 제 2 및 제 3 그룹은 각각 5, 4 및 3 매의 웨이퍼에서, 각각 65, 52 및 39 개의 측정 포인트에서 측정된 결과이다.
도 12의 실험 결과를 정리하여 표 1에서 나타내었다.
상부 및 하부 라이너 패턴의 유무에 따른 누설전류
하부 라이너 패턴 상부 라이너 패턴 누설전류 평균(10-10A)
제 1 그룹 있음 없음 3.88
제 2 그룹 있음 있음 2.90
제 3 그룹 없음 있음 3.19
누설 전류의 평균 크기는 제 2 그룹이 가장 작고, 차례로 제 3 그룹 및 제 1그룹 순으로 커진다. 즉 가장 양호한 결과는 상기 하부 라이너 패턴(161) 및 상기 상부 라이너 패턴(181)을 모두 갖는 제 2 그룹이다. 반면, 상기 제 3 그룹이 상기 제 1 그룹에 비해 좋은 특성을 갖는다는 점에서 상기 하부 소자분리막 패턴(171)을 다결정실리콘막으로 형성할 경우, 상기 상부 라이너 패턴(181) 만을 형성하여도 충분한 산소 차단의 효과가 있음을 알 수 있다.
본 발명에 따르면, 스트레스 또는 불순물 확산의 원인이 되는 하부 소자분리막 패턴을 실리콘질화막으로 덮거나 둘러싼다. 이에 따라, 하부 소자분리막 패턴으로 산소가 확산되거나, 하부 소자분리막에서 반도체기판으로 불순물이 확산되는 것을 방지한다. 그 결과, 반도체기판의 결함(defect) 및 불순물에 의한 반도체 장치의 특성 악화를 최소화할 수 있다.

Claims (18)

  1. 반도체기판의 소정영역에 트렌치를 형성하여 활성영역을 한정하는 단계;
    상기 트렌치의 내벽을 덮는 하부 라이너를 형성하는 단계;
    상기 하부 라이너로 덮힌 상기 트렌치 내에, 상기 활성영역의 표면보다 낮은 상부면을 갖는 하부 소자분리막 패턴을 형성하는 단계; 및
    상기 트렌치의 상부 측벽 및 상기 하부 소자분리막 패턴의 상부면을 덮는 상부 라이너 패턴 및 상기 상부 라이너 패턴에 의해 둘러싸여진 영역을 채우는 상부 소자분리막 패턴을 형성하는 단계를 포함하되,
    상기 하부 소자분리막 패턴은 SOG막, BPSG막, PSG막, BSG막 및 TEOS막 중에서 선택된 적어도 하나를 사용하는 것을 특징으로 하는 트렌치 소자분리 구조체 형성방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 트렌치 형성 단계 후, 상기 트렌치 내벽에 열산화막을 형성하는 단계를 더 포함하는 트렌치 소자분리 구조체 형성 방법.
  4. 제 3 항에 있어서,
    상기 하부 라이너는 상기 열산화막이 형성된 반도체기판 상에 형성하는 것을 특징으로 하는 트렌치 소자분리 구조체 형성 방법.
  5. 제 1 항에 있어서,
    상기 상부 라이너 패턴은 실리콘질화막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 구조체 형성 방법.
  6. 제 2 항 또는 제 4 항에 있어서,
    상기 하부 라이너는 실리콘 질화막으로 형성하는 것을 특징으로 하는 트렌치 소자분리 구조체 형성 방법.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 상부 소자분리막은 고밀도 플라즈마 산화막(HDP Oxide) 또는 USG막 중 적어도 하나를 사용하여 형성하는 것을 특징으로 하는 트렌치 소자분리 구조체 형성 방법.
  9. 제 1 항에 있어서,
    상기 하부 소자분리막 패턴을 형성하는 단계는
    상기 트렌치를 포함하는 반도체기판 전면에, 상기 트렌치를 채우는 하부 소자분리막을 형성하는 단계;
    상기 하부 소자분리막의 상부면이 상기 소자활성영역의 상부면보다 낮아질때까지, 상기 하부 소자분리막을 전면식각하는 단계를 포함하는 트렌치 소자분리 구조체 형성 방법.
  10. 제 1 항에 있어서,
    상기 상부 라이너 패턴 및 상부 소자분리막 패턴을 형성하는 단계는
    상기 하부 소자분리막 패턴을 포함하는 반도체기판 전면에 상부 라이너를 형성하는 단계;
    상기 상부 라이너 상에 상부 소자분리막을 형성하는 단계; 및
    상기 상부 소자분리막 및 상기 상부 라이너를 차례로 식각함으로써, 상기 반도체기판의 상부면을 노출시키는 단계를 포함하는 트렌치 소자분리 구조체 형성 방법.
  11. 반도체기판의 소정영역에 형성되어 소자활성영역을 한정하는 트렌치;
    상기 트렌치의 내벽을 덮는 하부 라이너 패턴;
    상기 하부 라이너 패턴에 의해 덮힌 상기 트렌치 내에 형성되고, 상기 소자활성영역의 표면보다 낮은 상부면을 갖는 하부 소자분리막 패턴;
    상기 하부 소자분리막 패턴 상에 적층된 상부 소자분리막 패턴; 및
    상기 상부 소자분리막 패턴의 측벽 및 바닥을 둘러싸는 상부 라이너 패턴을 포함하되, 상기 하부 소자분리막 패턴은 SOG막, BPSG막, PSG막, BSG막 및 TEOS막 중에서 선택된 적어도 하나인 것을 특징으로 하는 소자분리 구조체.
  12. 삭제
  13. 삭제
  14. 제 11 항에 있어서,
    상기 하부 라이너 패턴과 상기 반도체기판 사이에 개재된 열산화막을 더 포함하는 트렌치 소자분리 구조체.
  15. 제 11 항에 있어서,
    상기 상부 라이너 패턴은 실리콘 질화막인 것을 특징으로 하는 트렌치 소자분리 구조체.
  16. 제 13 항에 있어서,
    상기 하부 라이너 패턴은 실리콘 질화막인 것을 특징으로 하는 트렌치 소자분리 구조체.
  17. 삭제
  18. 제 11 항에 있어서,
    상기 상부 소자분리막 패턴은 고밀도 플라즈마 산화막(HDP Oxide) 또는 USG막 중 적어도 하나인 것을 특징으로 하는 트렌치 소자분리 구조체.
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