CN115911128A - 一种功率半导体器件及其制备方法 - Google Patents

Abstract

本申请公开了一种功率半导体器件及其制备方法，方法包括以下步骤：提供基底，在基底上形成至少一个第一沟槽，在第一沟槽的底部和侧壁形成有屏蔽介质层，在第一沟槽中形成屏蔽栅，在第一沟槽外侧的基底表面覆盖第一掩膜层；形成栅间介电材料层，以部分填充屏蔽栅上的第一沟槽并覆盖掩膜层的表面，其中，位于第一沟槽内的栅间介电材料层的顶部包括第一内凹槽结构，第一内凹槽结构的侧面为由下至上向第一沟槽内侧壁的方向倾斜的斜面，该第一内凹槽结构的底面为平面；湿法刻蚀去除位于掩膜层上的栅间介电材料层以及去除位于第一沟槽内的部分厚度的栅间介电材料层。本申请的方法在形成栅间介电层时使用湿法刻蚀而不使用化学机械研磨工艺，成本更低。

Description

一种功率半导体器件及其制备方法

技术领域

本申请涉及半导体制备的技术领域，具体而言涉及一种功率半导体器件及其制备方法。

背景技术

屏蔽栅沟槽(Shielded Gate Trench,简称SGT)广泛应用于先进的逻辑电路工艺中，其优劣会直接影响到器件的性能，例如屏蔽栅沟槽应用于金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor，简称MOSFET)。

相关技术中在进行半导体器件的加工中，对于屏蔽栅沟槽通过高密度等离子体(High Density Plasma，简称HDP)沉积工艺形成例如氧化物的栅间介电材料填充之后，需要通过成本较高的化学机械研磨(Chemical Mechanical Polishing，简称CMP)工艺去除衬底表面的氧化物以进行平坦化，工艺复杂，成本较高。

因此需要进行改进，以解决上述问题中的至少一个。

发明内容

针对上述技术问题中的至少一个，本申请提供了一种功率半导体器件及其制备方法。

第一方面，本申请提供了一种功率半导体器件的制备方法，

所述方法包括以下步骤：

提供基底，在所述基底上形成至少一个第一沟槽，在所述第一沟槽的底部和侧壁形成有屏蔽介质层，在所述第一沟槽中形成屏蔽栅，所述屏蔽栅填充部分深度的所述第一沟槽，在所述第一沟槽外侧的基底表面覆盖第一掩膜层；

形成栅间介电材料层，以部分填充所述屏蔽栅上的第一沟槽并覆盖所述第一掩膜层的表面，其中，位于第一沟槽内的所述栅间介电材料层的顶部包括第一内内凹槽结构，该第一内凹槽结构的侧面为由下至上向第一沟槽内侧壁的方向倾斜的斜面，该第一内凹槽结构的底面为平面，位于所述第一掩膜层上的所述栅间介电材料层的两侧侧壁为斜面；

湿法刻蚀去除位于所述第一掩膜层上的栅间介电材料层以及去除位于所述第一沟槽内的部分厚度的所述栅间介电材料层，以在所述屏蔽栅上形成栅间介电层，其中，所述栅间介电层的顶部包括第二内凹槽结构，该第二内凹槽结构的侧面为由下至上向第一沟槽内侧壁的方向倾斜的斜面，该第二内凹槽结构的底面为平面。

示例性地，位于所述屏蔽栅上的栅间介电材料层的厚度大于位于所述第一掩膜层上的所述栅间介电材料层的厚度。

示例性地，在形成所述栅间介电材料层之前，所述方法还包括：

对所述屏蔽栅上方、所述第一沟槽侧壁上的所述屏蔽介质层进行回蚀刻，以使暴露的所述屏蔽介质层的厚度小于所述屏蔽栅覆盖的所述屏蔽介质层的厚度。

示例性地，所述基底包括晶胞区和终端区，其中，所述第一沟槽形成在所述晶胞区，所述第一掩膜层形成在所述基底的晶胞区的表面；在所述终端区还形成有至少一个第二沟槽，所述第二沟槽内的侧壁形成有屏蔽介质层，所述第二沟槽内填充满所述屏蔽栅，在所述基底的终端区的表面覆盖第二掩膜层；其中，在形成栅间介电材料层，以部分填充所述屏蔽栅上的第一沟槽并覆盖所述第一掩膜层的表面的步骤中，所述栅间介电材料层还覆盖所述终端区的所述第二掩膜层、所述终端区的屏蔽栅和所述终端区的屏蔽介质层。

示例性地，在湿法刻蚀去除位于所述第一掩膜层上的栅间介电材料层以及去除位于所述第一沟槽内的部分厚度的所述栅间介电材料层，以在所述屏蔽栅上形成栅间介电层的步骤之前，所述方法还包括：形成光刻胶层以覆盖所述基底的所述终端区，在所述湿法刻蚀之后，去除所述光刻胶层。

示例性地，在湿法刻蚀去除位于所述第一掩膜层上的栅间介电材料层以及去除位于所述第一沟槽内的部分厚度的所述栅间介电材料层的步骤中，所述湿法刻蚀同时刻蚀所述终端区的所述栅间介电材料层，以将所述终端区的所述栅间介电材料层去除。

示例性地，湿法刻蚀去除位于所述第一掩膜层上的栅间介电材料层以及去除位于所述第一沟槽内的部分厚度的所述栅间介电材料层，以在所述屏蔽栅上形成栅间介电层之后，所述方法还包括：

去除所述第一掩膜层；

在所述第一沟槽的所述屏蔽栅上形成控制栅结构，其中，所述控制栅结构包括形成在所述第一沟槽的侧壁上的栅极介电层和形成在所述第一沟槽中的控制栅示例性地，所述栅间介电层的厚度范围为1500埃-3000埃。

示例性地，采用高密度等离子体沉积工艺沉积形成所述栅间介电材料层。

另一方面，本申请还提供了一种功率半导体器件，所述功率半导体器件根据上述的制备方法制备获得。

本申请至少具有如下的技术效果：

本申请的制备方法先形成栅间介电材料层填充部分的第一沟槽，并在位于掩膜层上的栅间介电材料层形成斜面，之后再通过湿法刻蚀的方式对栅间介电材料层进行刻蚀，去除了第一沟槽中部分厚度的栅间介电材料层，形成的栅间介电层的顶部包括第二内凹槽结构，该第二内凹槽结构的侧面为由下至上向第一沟槽内侧壁的方向倾斜的斜面，该第二内凹槽结构的底面为平面，满足了器件对于栅间介电层的质量需求，并省去了化学机械研磨的过程，简化了制备步骤，节省了成本。

附图说明

本申请的下列附图在此作为本申请的一部分用于理解本申请。附图中示出了本申请的实施例及其描述，用来解释本申请的装置及原理。在附图中，

图1a-图1f为相关技术的功率半导体器件的制造方法的一些步骤所获得器件的剖面示意图；

图2为本申请实施例中功率半导体器件的制备方法的示意性流程图；

图3a-图3e为本申请实施例中半导体器件的制造方法依次实施所获得器件的剖面示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本申请能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本申请的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。

相关技术中，上下结构的SGT MOSFET其通常会包括以下制备工艺：首先，如图1a所示，在衬底的在晶胞(Cell)区101形成有沟槽103，在沟槽103内部分填充屏蔽栅104，在沟槽103中还形成有屏蔽介质层105；如图1b所示，在沟槽103中通过回蚀刻的方式，去除部分的屏蔽介质层105，使得沟槽103上端侧壁上的屏蔽介质层105厚度小于其下端邻接屏蔽栅104的侧壁上的屏蔽介质层105的厚度；如图1c所示，再通过HDP沉积形成栅间介电材料层例如氧化硅填充晶胞区101的屏蔽栅104上方的沟槽103部分，并覆盖衬底的表面，同时在晶胞区101和终端区102的衬底表面形成栅间介电材料层106；之后，如图1d所示，以硬掩膜层例如氮化硅层为停止层，对栅间介电材料层106执行CMP(化学机械研磨)工艺来进行平坦化；随后，如图1e所示，经过CMP工艺之后再进行刻蚀去除晶胞区101的预定厚度的栅间介电材料层106，以形成栅间介电层107，最后，如图1f所示，在晶胞区101的栅间介电层107上依次形成栅极介电层108和控制栅109。上述工艺步骤，由于通过HDP工艺形成氧化物填充沟槽103之后，会采用昂贵的CMP工艺去除位于衬底表面上的栅间介电材料层106，并停留在硬掩膜层例如SiN层上，之后去除残留的硬掩膜后再形成光刻胶层覆盖终端区，以对终端区102(例如终端耐压环)进行保护，对器件的晶胞(cell)区101的氧化物进行回蚀刻，形成预定厚度的氧化层。最后再在晶胞区101的沟槽103内的氧化物上形成栅极介电层108和控制栅109。然而，这种工艺方式步骤复杂，成本高昂。

针对上述问题，本申请提出一种功率半导体器件的制备方法，如图2所示，包括以下步骤：步骤S201、提供基底，所述基底上形成有至少一个第一沟槽303，在所述第一沟槽303的侧壁和底部形成有屏蔽介质层306，在所述第一沟槽303中形成有屏蔽栅305，所述屏蔽栅305填充部分深度的所述第一沟槽303，在所述第一沟槽303外侧的基底表面覆盖第一掩膜层3071。

步骤S202、形成栅间介电材料层308，以部分填充所述屏蔽栅305上的第一沟槽303并覆盖第一掩膜层3071的表面，其中，位于第一沟槽303内的所述栅间介电材料层308的顶部包括第一内凹槽结构3031，该第一内凹槽结构3031的侧面为由下至上向第一沟槽303内侧壁的方向倾斜的斜面，该第一内凹槽结构3031的底面为平面，位于第一掩膜层3071上的所述栅间介电材料层308的两侧侧壁为斜面。

步骤S203、湿法刻蚀去除位于所述掩膜层上的栅间介电材料层308以及去除位于所述第一沟槽303内的部分厚度的所述栅间介电材料层308，以在所述屏蔽栅305上形成栅间介电层309，其中所述栅间介电层309的顶部包括第二内凹槽结构3032，该第二内凹槽结构3032的侧面为由下至上向第一沟槽303内侧壁的方向倾斜的斜面，该第二内凹槽结构3032的底面为平面。

本申请的制备方法先形成栅间介电材料层填充部分的第一沟槽，并在位于掩膜层上的栅间介电材料层形成斜坡，之后再通过湿法刻蚀的方式对栅间介电材料层进行刻蚀，去除了第一沟槽中部分厚度的栅间介电材料层，形成的栅间介电层位于屏蔽栅上的部分具有平面，满足了器件对于栅间介电层的质量需求，并省去了化学机械研磨的过程，简化了制备步骤，节省了成本。

下面结合图3a-图3e来对本方法进行进一步介绍。

首先，在步骤S201中，如图3a所示，提供基底。

示例性地，基底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。虽然在此描述了可以形成基底的材料的几个示例，但是可以作为基底的任何材料均落入本发明的精神和范围。此外，基底可以被划分有源区，和/或基底中还可以形成有掺杂阱(未示出)等等。

在一些实施例中，基底还可以包括半导体衬底以及形成于半导体衬底上的外延层，第一沟槽和第二沟槽可以形成于外延层内。

基底包括晶胞(Cell)区301和终端(Terminal)区302，可选地，终端区302可以位于晶胞区301的外围。

在一个示例中，在晶胞区301上形成有至少一个第一沟槽303，在第一沟槽303的侧壁和底部上形成有屏蔽介质层306，在第一沟槽303中形成有屏蔽栅305，也即在屏蔽介质层306上形成的屏蔽栅305，第一沟槽303中的屏蔽栅305填充部分深度的第一沟槽303，也即第一沟槽303中的屏蔽栅305顶部低于晶胞区301第一沟槽303的顶部。在晶胞区301的顶表面和终端区302的顶表面分别覆盖第一掩膜层3071和第二掩膜层3072。在终端区302上形成有至少一个第二沟槽304，第二沟槽304内的侧壁上形成有屏蔽介质层306，第二沟槽304内填充满屏蔽栅305，第二沟槽304内的屏蔽栅305顶部与基底顶表面齐平。

所述第一掩膜层3071和第二掩膜层3072的材料可以是氮化物、SiCN、SiC、SiOF、SiON或者是它们中的至少两种材料构成的叠层结构的复合层。第一掩膜层3071可以是用于形成第一沟槽303时的掩膜，第二掩膜层3072可以是用于形成第二沟槽304时的掩膜，其中定义有对应第一沟槽和第二沟槽的开口，从而以第一掩膜层3071和第二掩膜层3072为掩膜蚀刻基底形成第一沟槽303和第二沟槽304。可选地，第一掩膜层3071和第二掩膜层3072的厚度可以为100埃至2500埃，或者其他适合的厚度。

在一个示例中，屏蔽介质层306可以包括氧化硅层，或者由氧化硅层和氮化硅层组成的叠层，或者，由两层氧化硅层中间夹着一层氮化硅层组成的叠层。

示例性地，所述屏蔽栅305的材料包括多晶硅或者其他适合的材料。

在一些实施例中，如图3b所示，在形成栅间介电材料层308之前，还包括：在晶胞区301内，对屏蔽栅305上方、第一沟槽303侧壁上露出的屏蔽介质层进行回蚀刻，以使该部分暴露的屏蔽介质层306的厚度小于屏蔽栅305覆盖的述屏蔽介质层306的厚度。对于终端区302，通过回蚀刻来去除第一掩膜层3071和第二掩膜层3072上方的屏蔽介质层306。在一些实施例中，在步骤S202中，如图3c所示，在基底上形成栅间介电材料层308。对于晶胞区301，在晶胞区301形成的栅间介电材料层308部分填充了屏蔽栅305上的第一沟槽303并覆盖了第一掩膜层3071的表面。并且，同时，栅间介电材料层308还覆盖终端区302的第二掩膜层3072、终端区302的屏蔽栅305和终端区302的屏蔽介质层306。

其中，位于第一沟槽303内的栅间介电材料层308的顶部包括第一内凹槽结构3031，该第一内凹槽结构3031的侧面为由下至上向第一沟槽303内侧壁的方向倾斜的斜面，该第一内凹槽结构3031的底面为平面；位于所述第一掩膜层3071上的所述栅间介电材料层308的两侧侧壁为斜面。例如，如图3c所示，晶胞区301的第一掩膜层3071上的栅间介电材料层308的截面呈现为三角形的形貌。示例性地，位于第一沟槽303内的栅间介电材料层308的厚度大于位于第一掩膜层3071上的栅间介电材料层308的厚度。

示例性地，栅间介电材料层308包括但不限于氧化物、氮化物和氮氧化物中的至少一种，尤其是，硅的氧化物、氮化物和氮氧化物。在本发明的实施例中，形成栅间介电材料层308的过程中，采用HDP(高密度等离子体)沉积工艺在所述沟槽内以及第一掩膜层3071上形成氧化物的栅间介电材料层308，氧化物的材料优选为二氧化硅，HDP沉积栅间介电材料层时，第一掩膜层3071上的栅间介电材料层308的形貌由于等离子轰击导致削角，从而形成大体截面形状为三角形的形貌，位于第一沟槽303内的栅间介电材料层308的顶部包括第一内凹槽结构3031，该第一内凹槽结构3031的侧面为由下至上向第一沟槽303内侧壁的方向倾斜的斜面，该第一内凹槽结构3031的底面为平面，从而能够满足后续形成的栅间介电层的形貌要求。

在一些实施例中，还可以在栅间介电材料层形成之后，通过等离子轰击对栅间介电材料层进行轰击，从而实现对第一掩膜层3071上栅间介电材料层308形貌的调整作用。

在一些实施例中，在步骤S203中，参照图3d，对形成栅间介电材料层308的基底进行湿法刻蚀。对于晶胞区301，刻蚀去除位于第一掩膜层3071上的栅间介电材料层308，同时还用以去除位于第一沟槽303内部分厚度的栅间介电材料层308，以在屏蔽栅305上形成栅间介电层309。其中图3c中的箭头，表示湿法刻蚀中，对栅间介电材料层308可能的侵蚀方向。栅间介电层309位于屏蔽栅305的表面以及第一沟槽303的部分侧壁上，且位于第一沟槽303侧壁上的栅间介电层309，也即栅间介电层309的顶部包括第二内凹槽结构3032，该第二内凹槽结构3032的侧面为由下至上向第一沟槽303内侧壁的方向倾斜的斜面，该第二内凹槽结构3032的底面为平面，从而能够满足对栅间介电层309的形貌的要求。其中，第二内凹槽结构3032也可以作为栅间介电层309上的第一沟槽303的一部分，示例性地，在上述步骤中的湿法刻蚀步骤中，使用酸性溶液进行刻蚀，包括但不限于氢氟酸等。

湿法刻蚀为各向同性刻蚀，由于形成在晶胞区301的第一掩膜层3071上的栅间介电材料层308其形貌具有两个斜面，更大体上截面呈现为三角形的形貌，因此，在刻蚀时可以不仅能从上往下刻蚀，还可以从更多的方向(如图3C中箭头所示)对第一掩膜层3071上的栅间介电材料层308进行刻蚀，从而可以更快的去除该部分的栅间介电材料层，从而仅在位于屏蔽栅305上方的第一沟槽303内形成预定厚度的栅间介电层309，可选地，栅间介电层309的厚度范围为1500埃-3000埃，或者其他适合的厚度范围。

在一个实施例中，对于终端区302，在上述的湿法刻蚀步骤中，还会同时刻蚀终端区302的栅间介电材料层308，以将终端区302的第二掩膜层3072上的栅间介电材料层308去除，露出终端区302上的第二掩膜层3072。

在一些实施例中，还可以在上述湿法刻蚀晶胞区301的部分栅间介电材料层308时，在基底的终端区302的表面形成保护层(未示出)例如光刻胶层，从而使得湿法刻蚀不会刻蚀终端区302的栅间介电材料层308，而在湿法刻蚀后将保护层去除。这样的方法可能使得晶胞区301和终端区302出现高度差，会在后续制备接触孔工艺时造成接触孔曝光时出现散焦(Defocus)现象，从而影响不同位置接触孔(例如晶胞区301的源接触孔和栅接触孔以及终端区302的源接触孔)的形貌。可以在后续层间介电层(inter-layer dielectric，简称ILD)沉积时形成例如掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)或硼磷硅玻璃(BPSG)的层间介电层时利用回流(reflow)等方式消除该高度差，或者，在高度差存在的前提下，接触孔刻蚀分为两步骤进行，例如，先进行ILD例如氧化物薄膜中的接触孔刻蚀，可以采用干法刻蚀工艺进行刻蚀，该干法刻蚀可以采用特定的刻蚀气体组分对不同ILD厚度形成接触孔，特定的刻蚀气体组分可以选择氧化物：Si高选择比的刻蚀气体组分(比如CO、C₄F₈、O₂、Ar等)实现，由于在ILD刻蚀过程中对Si基本不刻蚀，这样对于不同位置不同ILD厚度的接触孔最终都能停在Si表面。之后再同步Si刻蚀，以最终形成不同位置的接触孔。

在一些实施例中，参照图3e，在湿法刻蚀去除位于第一掩膜层3071上的栅间介电材料层308以及去除位于第一沟槽303内的部分厚度的栅间介电材料层308之后，本申请的方法还包括：去除第一掩膜层3071；以及在晶胞区301的第一沟槽303的屏蔽栅305上形成控制栅结构。

在一些实施例中，在去除第一掩膜层3071时，还可以同步将第二掩膜层3072去除，示例性地，可以通过任意适合的方法去除第一掩膜层3071和第二掩膜层3072，例如通过湿法刻蚀或者干法刻蚀，湿法刻蚀包括但不限于通过氢氟酸或者磷酸进行腐蚀去除第一掩膜层3071和第二掩膜层3072。

在一些实施例中，控制栅结构包括形成在栅间介电层上方的第一沟槽303的侧壁上的栅极介电层310以及至少部分填充栅间介电层上方的第一沟槽303的控制栅311。示例性地，栅极介电层可以是氧化硅(SiO2)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸汽氧化(ISSG)等形成氧化硅材质的栅极介质层。对氧化硅执行氮化工艺可形成氮氧化硅，其中，所述氮化工艺可以是高温炉管氮化、快速热退火氮化或等离子体氮化，当然，还可以采用其它的氮化工艺，这里不再赘述。

控制栅311的材料可以包括多晶硅或者其他适合的材料，多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成多晶硅的工艺条件包括：反应气体为硅烷(SiH₄)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。

需要说明的是，本申请实施例的方法中不使用化学机械研磨对栅间介电材料层308进行平坦化，通过例如HDP沉积工艺形成栅间介电材料层部分填充第一沟槽，从而利用等离子轰击对第一掩膜层3071上的栅间介电材料层进行轰击，以形成带有斜面的形貌，再通过湿法刻蚀的方式刻蚀去除第一掩膜层3071上的栅间介电材料层308以及第一沟槽303侧壁和屏蔽栅305上的部分栅间介电材料层308，从而得到栅间介电层309，避免使用CMP工艺，从而简化了工艺步骤，节省了制造成本。

实施例二

本申请实施例提供一种采用上述的实施例中的方法形成的功率半导体器件。该功率半导体器件包括基底(其中基底包括晶胞区301和终端区302)、形成于晶胞区301上的第一沟槽303、形成于终端区302上的第二沟槽304、形成于第一沟槽303和第二沟槽304内的屏蔽栅305顶面上的栅间介电层309、形成在栅间介电层309上方的第一沟槽303的侧壁上的栅极介电层310以及至少部分填充栅间介电层309上方的第一沟槽303的控制栅311。本实施例中的功率半导体器件的结构的一些细节描述可以参考前文，在此不再重复。

其中，基底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅、绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上锗化硅以及绝缘体上锗等。虽然在此描述了可以形成基底的材料的几个示例，但是可以作为基底的任何材料均落入本发明的精神和范围。此外，基底可以被划分有源区，和/或基底中还可以形成有掺杂阱(未示出)等等。由于本申请的器件采用前述的方法制备获得，因此和前述方法具有相同的优点。

尽管这里已经参考附图描述了示例实施例，应理解上述示例实施例仅仅是示例性的，并且不意图将本申请的范围限制于此。本领域普通技术人员可以在其中进行各种改变和修改，而不偏离本申请的范围和精神。所有这些改变和修改意在被包括在所附权利要求所要求的本申请的范围之内。

在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本申请的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。

类似地，应当理解，为了精简本申请并帮助理解各个发明方面中的一个或多个，在对本申请的示例性实施例的描述中，本申请的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该本申请的方法解释成反映如下意图：即所要求保护的本申请要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如相应的权利要求书所反映的那样，其发明点在于可以用少于某个公开的单个实施例的所有特征的特征来解决相应的技术问题。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本申请的单独实施例。

本领域的技术人员可以理解，除了特征之间相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的替代特征来代替。

此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本申请的范围之内并且形成不同的实施例。例如，在权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。

Claims (10)

1.一种功率半导体器件的制备方法，其特征在于，所述方法包括以下步骤：

提供基底，在所述基底上形成至少一个第一沟槽，在所述第一沟槽的底部和侧壁形成有屏蔽介质层，在所述第一沟槽中形成屏蔽栅，所述屏蔽栅填充部分深度的所述第一沟槽，在所述第一沟槽外侧的基底表面覆盖第一掩膜层；

形成栅间介电材料层，以部分填充所述屏蔽栅上的第一沟槽并覆盖所述第一掩膜层的表面，其中，位于第一沟槽内的所述栅间介电材料层的顶部包括第一内凹槽结构，所述第一内凹槽结构的侧面为由下至上向第一沟槽内侧壁的方向倾斜的斜面，该第一内凹槽结构的底面为平面，位于所述第一掩膜层上的所述栅间介电材料层的两侧侧壁为斜面；

湿法刻蚀去除位于所述第一掩膜层上的栅间介电材料层以及去除位于所述第一沟槽内的部分厚度的所述栅间介电材料层，以在所述屏蔽栅上形成栅间介电层，其中，所述栅间介电层的顶部包括第二内凹槽结构，该第二内凹槽结构的侧面为由下至上向第一沟槽内侧壁的方向倾斜的斜面，该第二内凹槽结构的底面为平面。

2.根据权利要求1所述的制备方法，其特征在于，位于所述屏蔽栅上的栅间介电材料层的厚度大于位于所述第一掩膜层上的所述栅间介电材料层的厚度。

3.根据权利要求1所述的制备方法，其特征在于，在形成所述栅间介电材料层之前，所述方法还包括：

对所述屏蔽栅上方、所述第一沟槽侧壁上的所述屏蔽介质层进行回蚀刻，以使暴露的所述屏蔽介质层的厚度小于所述屏蔽栅覆盖的所述屏蔽介质层的厚度。

4.根据权利要求1所述的制备方法，其特征在于，所述基底包括晶胞区和终端区，其中，所述第一沟槽形成在所述晶胞区，所述第一掩膜层形成在所述基底的晶胞区的表面；在所述终端区还形成有至少一个第二沟槽，所述第二沟槽内的侧壁形成有屏蔽介质层，所述第二沟槽内填充满所述屏蔽栅，在所述基底的终端区的表面覆盖第二掩膜层；其中，在形成栅间介电材料层，以部分填充所述屏蔽栅上的第一沟槽并覆盖所述第一掩膜层的表面的步骤中，所述栅间介电材料层还覆盖所述终端区的所述第二掩膜层、所述终端区的屏蔽栅和所述终端区的屏蔽介质层。

5.根据权利要求4所述的制备方法，其特征在于，在湿法刻蚀去除位于所述第一掩膜层上的栅间介电材料层以及去除位于所述第一沟槽内的部分厚度的所述栅间介电材料层，以在所述屏蔽栅上形成栅间介电层的步骤之前，所述方法还包括：形成光刻胶层以覆盖所述基底的所述终端区，在所述湿法刻蚀之后，去除所述光刻胶层。

6.根据权利要求5所述的制备方法，其特征在于，在湿法刻蚀去除位于所述第一掩膜层上的栅间介电材料层以及去除位于所述第一沟槽内的部分厚度的所述栅间介电材料层的步骤中，所述湿法刻蚀同时刻蚀所述终端区的所述栅间介电材料层，以将所述终端区的所述栅间介电材料层去除。

7.根据权利要求4所述的制备方法，其特征在于，湿法刻蚀去除位于所述第一掩膜层上的栅间介电材料层以及去除位于所述第一沟槽内的部分厚度的所述栅间介电材料层，以在所述屏蔽栅上形成栅间介电层之后，所述方法还包括：

去除所述第一掩膜层；

在所述第一沟槽的所述屏蔽栅上形成控制栅结构，其中，所述控制栅结构包括形成在所述第一沟槽的侧壁上的栅极介电层和形成在所述第一沟槽中的控制栅。

8.根据权利要求1所述的制备方法，其特征在于，所述栅间介电层的厚度范围为1500埃-3000埃。

9.根据权利要求1所述的制备方法，其特征在于，采用高密度等离子体沉积工艺沉积形成所述栅间介电材料层。

10.一种功率半导体器件，其特征在于，所述功率半导体器件根据权利要求1-9中任一项所述的方法制备获得的。

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