CN116313805A - 一种半导体器件及其制备方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制备方法，所述方法包括：提供衬底，形成从衬底的第一表面延伸至衬底内部的沟槽，在沟槽的底部和部分侧壁形成有屏蔽介质层，并在沟槽中形成有屏蔽栅，屏蔽栅填充部分深度的沟槽，屏蔽栅的顶面高于屏蔽介质层的顶面，屏蔽介质层的顶面到第一表面的距离为第一深度；刻蚀去除部分屏蔽栅，以使屏蔽栅的顶面和屏蔽介质层的顶面齐平，并自第一表面刻蚀去除预定厚度的衬底，以使屏蔽介质层的顶面到第一表面的距离为第二深度，第一深度大于第二深度；在沟槽中形成栅间介电层和控制栅结构。本发明的方法通过在刻蚀屏蔽栅的同时刻蚀预定厚度的衬底，从而有效降低高密度等离子体填充深宽比，进而增大填充窗口、改善填充效果。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制备方法。
背景技术
屏蔽栅沟槽(Shielded Gate Trench,简称SGT)广泛应用于先进的逻辑电路工艺中，其优劣会直接影响到器件的性能，例如屏蔽栅沟槽应用于金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor，简称MOSFET)。
相关技术中，屏蔽栅沟槽应用于金属氧化物半导体场效应晶体管时，通常先形成从衬底的第一表面延伸至所述衬底内部的沟槽，在沟槽的底部、侧壁和衬底的第一表面上形成屏蔽介质材料层，在沟槽内填充部分深度的屏蔽栅，通过回蚀刻的方式去除沟槽内的部分屏蔽介质材料层，以形成屏蔽介质层，并保留沟槽侧壁上的部分屏蔽介质材料层，以防止刻蚀对沟槽的侧壁造成损伤，且回蚀刻后屏蔽栅的顶面高于沟槽内部的屏蔽介质层的顶面，由于沟槽侧壁上保留有部分屏蔽介质层，会使栅间介电材料层的填充宽度小于沟槽的临界尺寸。因此，会导致栅间介电材料层的沉积工艺的填充深宽比增大，过大的填充深宽比会使栅间介电材料层填充时的填充窗口不足，从而在栅间介电材料层进行填充的过程中容易出现空洞105，如图1C所示，进而影响产品电性，降低产品良率。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对目前存在的问题，本发明一方面提供一种半导体器件的制备方法，包括：
提供衬底，形成从所述衬底的第一表面延伸至所述衬底内部的沟槽，在所述沟槽的底部和部分侧壁形成有屏蔽介质层，并在所述沟槽中形成有屏蔽栅，所述屏蔽栅填充部分深度的所述沟槽，所述屏蔽栅的顶面高于所述屏蔽介质层的顶面，所述屏蔽介质层的顶面到所述第一表面的距离为第一深度；
刻蚀去除部分所述屏蔽栅，以使所述屏蔽栅的顶面和所述屏蔽介质层的顶面齐平，并自所述第一表面刻蚀去除预定厚度的所述衬底，以使所述屏蔽介质层的顶面到所述第一表面的距离为第二深度，所述第一深度大于所述第二深度；
在所述沟槽中形成栅间介电层，并在所述沟槽位于所述栅间介电层上的部分形成控制栅结构。
示例性地，在所述沟槽的底部和部分侧壁形成所述屏蔽介质层和在所述沟槽中形成所述屏蔽栅的方法包括：
在所述沟槽的底部、侧壁以及所述衬底的第一表面形成屏蔽介质材料层；
形成所述屏蔽栅，以填充部分深度的所述沟槽；
刻蚀去除所述沟槽侧壁上的部分所述屏蔽介质材料层并露出所述沟槽的部分侧壁，同时刻蚀去除所述第一表面的所述屏蔽介质材料层，形成所述屏蔽介质层。
示例性地，采用湿法刻蚀工艺来刻蚀去除所述沟槽侧壁上的部分所述屏蔽介质层和刻蚀去除所述第一表面的所述屏蔽介质层。
示例性地，采用干法刻蚀工艺来刻蚀去除部分所述屏蔽栅和去除预定厚度的所述衬底。
示例性地，所述沟槽位于所述屏蔽栅上方的侧壁之间的距离为第一宽度，所述第二深度和所述第一宽度的比值小于2.5。
示例性地，所述预定厚度的范围在0.1μm-0.3μm。
示例性地，所述第二深度的范围在0.7μm-1.3μm。
示例性地，形成所述栅间介电层和所述控制栅结构的方法包括：
在所述沟槽内和所述衬底的第一表面沉积栅间介电材料层；
对所述第一表面上的所述栅间介电材料层进行平坦化处理；
对所述沟槽内的所述栅间介电材料层进行回蚀刻，以在所述沟槽内形成栅间介电层；
在所述沟槽位于所述栅间介电层上的部分形成所述控制栅结构。
本发明另一方面提供一种半导体器件，所述半导体器件采用如上所述的方法制成。
本发明实施例的半导体器件及其制备方法，通过在刻蚀去除部分屏蔽栅的同时自衬底的第一表面刻蚀去除预定厚度的衬底，使得沟槽的填充深度减小，从而有效降低栅间介电材料层填充深宽比，进而增大填充窗口，减少填充空洞的出现，改善填充效果，提升器件电性和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-1B示出了现有的一种半导体器件的制备方法实施所获得的半导体器件的剖面示意图；
图1C示出了现有的一种半导体器件的制备方法实施所产生空洞的形貌示意图；
图2示出了本发明一具体实施例方式的半导体器件的制备方法的流程图；
图3A-3E示出了本发明一具体实施例方式的半导体器件的制备方法依次实施所获得的半导体器件的剖面示意图。
具体实施方式
接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该规格书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
除非另外定义，在此使用的所有术语(包括技术和科学术语)具有与本发明领域的普通技术人员所通常理解的相同的含义。还将理解，诸如普通使用的字典中所定义的术语应当理解为具有与它们在相关领域和/或本规格书的环境中的含义一致的含义，而不能在理想的或过度正式的意义上解释，除非这里明示地这样定义。
为了彻底理解本发明，将在下列的描述中提出详细步骤以及结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
屏蔽栅沟槽应用于金属氧化物半导体场效应晶体管时，通常采用以下制备工艺：如图1A所示，在衬底100中形成沟槽102，在沟槽102的侧壁、底部和衬底100的第一表面上形成屏蔽介质材料层，在沟槽102内部分填充屏蔽栅103，并通过回蚀刻的方式，去除部分的屏蔽介质材料层，以形成屏蔽介质层101，并保留沟槽侧壁上的部分屏蔽介质材料层，以防止刻蚀对沟槽的侧壁造成损伤，回蚀刻还使得沟槽102上部侧壁上的屏蔽介质层101厚度小于其下部邻接屏蔽栅103的侧壁上的屏蔽介质层101的厚度，且屏蔽栅103的顶面高于沟槽102内部的屏蔽介质层101的顶面。此时沟槽102内部位于屏蔽栅103上方的侧壁之间的距离为W0(也即屏蔽栅103上方的沟槽102侧壁上的相对的屏蔽介质层101之间的距离)，且沟槽102内部的屏蔽介质层101的顶面到衬底100的第一表面上的屏蔽介质层101的顶面之间的距离为L0；随后，如图1B所示，沉积形成栅间介电材料层104填充沟槽102，例如通过高密度等离子体(High Density Plasma，简称HDP)沉积工艺形成栅间介电材料层104填充沟槽102。
本申请的发明人发现：由于回蚀刻会使沟槽102内部的屏蔽介质层101的顶面低于屏蔽栅103的顶面，从而使得栅间介电材料层的填充深度增加；并且由于在沉积栅间介电材料层前沟槽102上部侧壁上保留有屏蔽介质层101，会使栅间介电材料层的填充宽度小于沟槽102的临界尺寸。因此，会导致栅间介电材料层的沉积工艺的填充深宽比增大，过大的填充深宽比会使栅间介电材料层填充时的填充窗口不足，从而在栅间介电材料层进行填充的过程中容易出现空洞105，如图1C所示，进而影响产品电性，降低产品良率。
因此，鉴于前述技术问题的存在，本发明提出一种半导体器件的制备方法，如图2所示，其主要包括以下步骤：
步骤S1，提供衬底，形成从所述衬底的第一表面延伸至所述衬底内部的沟槽，在所述沟槽的底部和部分侧壁形成有屏蔽介质层，并在所述沟槽中形成有屏蔽栅，所述屏蔽栅填充部分深度的所述沟槽，所述屏蔽栅的顶面高于所述屏蔽介质层的顶面，所述屏蔽介质层的顶面到所述第一表面的距离为第一深度；
步骤S2，刻蚀去除部分所述屏蔽栅，以使所述屏蔽栅的顶面和所述屏蔽介质层的顶面齐平，并自所述第一表面刻蚀去除预定厚度的所述衬底，以使所述屏蔽介质层的顶面到所述第一表面的距离为第二深度，所述第一深度大于所述第二深度；
步骤S3，在所述沟槽中形成栅间介电层，并在所述沟槽位于所述栅间介电层上的部分形成控制栅结构。
通过在刻蚀去除部分屏蔽栅的同时自衬底的第一表面刻蚀去除预定厚度的衬底，使得沟槽的填充深度减小，从而有效降低栅间介电材料层填充深宽比，进而增大填充窗口，减少填充空洞的出现，改善填充效果，提升器件电性和良率。
实施例一
下面，参考图2至图3E对本发明的半导体器件的制备方法做详细描述，其中，图2示出了本发明一具体实施例方式的半导体器件的制备方法的流程图，图3A-3E示出了本发明一具体实施例方式的半导体器件的制备方法依次实施所获得的半导体器件的剖面示意图。
示例性地，本发明的半导体器件的制备方法包括以下步骤：
首先，执行步骤S1，提供衬底，形成从所述衬底的第一表面延伸至所述衬底内部的沟槽，在所述沟槽的底部和部分侧壁形成有屏蔽介质层，并在所述沟槽中形成有屏蔽栅，所述屏蔽栅填充部分深度的所述沟槽，所述屏蔽栅的顶面高于所述屏蔽介质层的顶面，所述屏蔽介质层的顶面到所述第一表面的距离为第一深度。
在一些实施例中，衬底300包括半导体基底以及形成于半导体基底上的外延层，可选地，半导体基底和外延层可以具有相同的导电类型，在另一些实施例中，衬底300还可以仅包括半导体基底而不形成外延层。
具体地，如图3A所示，衬底300包括半导体基底，半导体基底可以包括以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，或者半导体基底还可以包括绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)或绝缘体上锗(GeOI)等。虽然在此描述了可以形成半导体基底的材料的几个示例，但是可以作为半导体基底的任何材料均落入本发明的精神和范围。此外，衬底300可以被划分有源区，和/或衬底300中还可以形成有掺杂阱(未示出)等等。
在一个示例中，如图3A所示，形成从衬底300的第一表面延伸至衬底300内部的沟槽302，在沟槽302的底部和部分侧壁形成有屏蔽介质层301，并在沟槽302中形成有屏蔽栅303，屏蔽栅303填充部分深度的沟槽302，且屏蔽栅303的顶面高于屏蔽介质层301的顶面。此时屏蔽介质层301到衬底300的第一表面的距离为第一深度L1，沟槽302位于屏蔽栅303上方的侧壁之间的距离为第一宽度W1，第一深度L1大于图1A中示出的距离L0(也即第一表面上的屏蔽介质层的顶面到沟槽内保留后的屏蔽介质层的顶面之间的距离)，且第一宽度W1大于图1A中示出的距离W0(也即沟槽内的相对的屏蔽介质层的外侧表面之间的距离)，即沟槽的宽度增大、深度减小，那么也即沟槽的深宽比减小，从而使得栅间介电材料层的沉积工艺的填充深宽比减小，进而减少填充时空洞的出现，改善填充效果。
示例性地，在沟槽302的底部和部分侧壁形成屏蔽介质层301和在沟槽302中形成屏蔽栅303的方法包括：
在沟槽302的底部、侧壁以及衬底300的第一表面形成屏蔽介质材料层；
形成屏蔽栅303，以填充部分深度的沟槽302；
刻蚀去除沟槽302侧壁上的部分屏蔽介质材料层并露出沟槽302的部分侧壁，同时刻蚀去除衬底300的第一表面上的屏蔽介质材料层，形成屏蔽介质层301。
示例性地，采用湿法刻蚀工艺来刻蚀去除沟槽302侧壁上的部分屏蔽介质层301和刻蚀去除衬底300的第一表面上的屏蔽介质层301。在该实施例中，湿法刻蚀工艺仅对屏蔽介质层301进行刻蚀而几乎不会刻蚀屏蔽栅303和衬底300。
在一个示例中，屏蔽介质层301可以包括氧化硅层，或者由氧化硅层和氮化硅层组成的叠层，或者，由两层氧化硅层中间夹着一层氮化硅层组成的叠层。
示例性地，屏蔽栅303的材料包括多晶硅或者其他适合的材料。示例性地，多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成多晶硅的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
随后，执行步骤S2，刻蚀去除部分所述屏蔽栅，以使所述屏蔽栅的顶面和所述屏蔽介质层的顶面齐平，并自所述第一表面刻蚀去除预定厚度的所述衬底，以使所述屏蔽介质层的顶面到所述第一表面的距离为第二深度，所述第一深度大于所述第二深度。
在一个示例中，如图3B所示，刻蚀去除部分屏蔽栅303，以使屏蔽栅303的顶面和屏蔽介质层301的顶面齐平，并自衬底300的第一表面刻蚀去除预定厚度的衬底300，以使屏蔽介质层301的顶面到所述第一表面的距离为第二深度L2，由于刻蚀去除了预定厚度的衬底300，使得第二深度L2小于第一深度L1，使得后续的沉积工艺的填充深度进一步减小，并且此时沟槽302位于屏蔽栅303上方的侧壁之间的距离W2等于第一宽度W1，而该W2仍然大于前文中的W0，因此，沟槽的深宽比减小。
示例性地，可以采用干法刻蚀工艺来刻蚀去除部分屏蔽栅303和去除预定厚度的衬底300，或者还可以采用其他适合的刻蚀工艺对屏蔽栅303和衬底300进行刻蚀。
示例性地，第二深度L2和第一宽度W1(也即第二宽度W2)的比值小于2.5，例如，第二深度L2和第一宽度W1的比值可以是2.47、2.36、2.25、2.18、2.15、2.1、2.05、2.0等。
示例性地，预定厚度的范围在0.1μm-0.3μm，例如，预定厚度可以是0.1μm、0.15μm、0.2μm、0.25μm、0.3μm等，或者还可以是其他适合的厚度。
示例性地，第二深度L2的范围在0.7μm-1.3μm，例如，第二深度L2可以是0.7μm、0.8μm、0.9μm、0.95μm、1.0μm、1.05μm、1.1μm、1.2μm、1.3μm等。
最后，执行步骤S3，在所述沟槽中形成栅间介电层，并在所述沟槽位于所述栅间介电层上的部分形成控制栅结构。
在一个示例中，如图3C所示，在沟槽302中沉积栅间介电材料层304。在该实施例中，采用HDP(高密度等离子体)沉积工艺形成栅间介电材料层304。在该实施例中，栅间介电材料层304的形貌由于等离子轰击导致削角，从而会在顶部形成形状为三角形的形貌。在一些实施例中，还可以在栅间介电材料层形成之后，通过等离子轰击对栅间介电材料层进行轰击，从而实现对栅间介电材料层形貌的调整作用。
示例性地，栅间介电材料层304包括但不限于氧化物、氮化物和氮氧化物中的至少一种，尤其是，硅的氧化物、氮化物和氮氧化物。
可选地，栅间介电材料层304可以填充满沟槽302，并覆盖衬底300的第一表面，或者，在一些实施例中，栅间介电材料层304还可以部分填充沟槽302，例如覆盖沟槽302的侧壁并覆盖屏蔽栅303和屏蔽介质层301。
示例性地，在沉积栅间介电材料层304之后，所述方法还包括：
对衬底的第一表面上的栅间介电材料层304进行平坦化处理；
对沟槽内的栅间介电材料层304进行回蚀刻，以在所述沟槽内形成栅间介电层305；
在沟槽位于栅间介电层305上的部分形成控制栅结构，其中，控制栅结构包括形成在沟槽的侧壁上的栅极介电层和形成在沟槽中的控制栅306，如图3E所示。
可选地，可以采用化学机械研磨(CMP)工艺对栅间介电材料层304进行平坦化处理，或者还可以采用其他适合的工艺。
示例性地，如图3D所示，可以采用干法刻蚀工艺对栅间介电材料层304进行回蚀刻，以形成栅间介电层305，也可以依次采用干法刻蚀工艺、湿法刻蚀工艺进行回蚀刻。可选地，回蚀刻后栅间介电层305上方的沟槽侧壁以及衬底的第一表面暴露出来，为了避免后续工艺对衬底的损伤，还可以通过例如退火工艺进行退火，以在栅间介电层305上方的沟槽302的侧壁以及衬底300的第一表面上方形成例如氧化硅层，同时退火工艺还可以对前述刻蚀工艺时造成的刻蚀损伤起到修复作用。
示例性地，栅极介电层可以是氧化硅(SiO2)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成氧化硅材质的栅极介质层。对氧化硅执行氮化工艺可形成氮氧化硅，其中，所述氮化工艺可以是高温炉管氮化、快速热退火氮化或等离子体氮化，当然，还可以采用其它的氮化工艺，这里不再赘述。
控制栅的材料可以包括多晶硅或者其他适合的材料，多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成多晶硅的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
至此完成了对本发明的半导体器件的制备方法的关键步骤的描述，对于完整的半导体器件的制备还可以包括其他的步骤，在此不做一一赘述，值得一提的是上述步骤顺序在不冲突的前提下可以进行调整。
综上，本发明实施例的其制备方法，通过在刻蚀去除部分屏蔽栅的同时自衬底的第一表面刻蚀去除预定厚度的衬底，使得沟槽的填充深度减小，从而有效降低栅间介电材料层填充深宽比，进而增大填充窗口，减少填充空洞的出现，改善填充效果，提升器件电性和良率。
实施例二
本发明还提供一种半导体器件，该半导体器件由前述实施例一中的方法制备获得。具体地，该半导体器件包括衬底300、从衬底300的第一表面延伸至衬底300内部的沟槽302、形成于沟槽302的底部和部分侧壁的屏蔽介质层301、形成于沟槽302中的屏蔽栅303以及形成于沟槽302中的栅间介电层305。由于本申请的器件采用前述的方法制备获得，因此和前述方法具有相同的优点。
具体地，如图3A所示，衬底300包括半导体基底，半导体基底可以包括以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，或者半导体基底还可以包括绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)或绝缘体上锗(GeOI)等。虽然在此描述了可以形成半导体基底的材料的几个示例，但是可以作为半导体基底的任何材料均落入本发明的精神和范围。此外，衬底300可以被划分有源区，和/或衬底300中还可以形成有掺杂阱(未示出)等等。
其中，屏蔽栅303填充部分深度的沟槽302，且屏蔽栅303的顶部与屏蔽介质层301的顶部齐平，值得一提的是相对齐平，由于加工工艺的误差等，该齐平可以是指的屏蔽栅303的顶部与屏蔽介质层301的顶部之间的高度差小于预定高度，或者部分是齐平的，部分是有一定的高度差的。
示例性地，该半导体器件还包括形成于沟槽的栅间介电层305上的控制栅结构，控制栅结构包括形成在沟槽的侧壁上的栅极介电层和形成在沟槽中的控制栅。
至此完成了对本发明的半导体器件的结构的介绍，对于完整的器件还可能包括其他的组成结构，在此不做一一赘述。
尽管本文中描述了多个实施例，但是应该理解，本领域技术人员可以想到多种其他修改和实施例，他们都将落入本发明公开的构思的精神和范围内。更特别地，在本发明公开、附图、以及所附权利要求的范围内，可以在主题的结合排列的排列方式和/或组成部分方面进行各种修改和改变。除了组成部分和/或排列方式的修改和改变以外，可替换方式的使用对于本领域技术人员来说也是显而易见的选择。
Claims (9)
1.一种半导体器件的制备方法，其特征在于，所述方法包括：
提供衬底，形成从所述衬底的第一表面延伸至所述衬底内部的沟槽，在所述沟槽的底部和部分侧壁形成有屏蔽介质层，并在所述沟槽中形成有屏蔽栅，所述屏蔽栅填充部分深度的所述沟槽，所述屏蔽栅的顶面高于所述屏蔽介质层的顶面，所述屏蔽介质层的顶面到所述第一表面的距离为第一深度；
刻蚀去除部分所述屏蔽栅，以使所述屏蔽栅的顶面和所述屏蔽介质层的顶面齐平，并自所述第一表面刻蚀去除预定厚度的所述衬底，以使所述屏蔽介质层的顶面到所述第一表面的距离为第二深度，所述第一深度大于所述第二深度；
在所述沟槽中形成栅间介电层，并在所述沟槽位于所述栅间介电层上的部分形成控制栅结构。
2.根据权利要求1所述的方法，其特征在于，在所述沟槽的底部和部分侧壁形成所述屏蔽介质层和在所述沟槽中形成所述屏蔽栅的方法包括：
在所述沟槽的底部、侧壁以及所述衬底的第一表面形成屏蔽介质材料层；
形成所述屏蔽栅，以填充部分深度的所述沟槽；
刻蚀去除所述沟槽侧壁上的部分所述屏蔽介质材料层并露出所述沟槽的部分侧壁，同时刻蚀去除所述第一表面上的所述屏蔽介质材料层，形成所述屏蔽介质层。
3.根据权利要求2所述的方法，其特征在于，采用湿法刻蚀工艺来刻蚀去除所述沟槽侧壁上的部分所述屏蔽介质层和刻蚀去除所述第一表面的所述屏蔽介质层。
4.根据权利要求1所述的方法，其特征在于，采用干法刻蚀工艺来刻蚀去除部分所述屏蔽栅和去除预定厚度的所述衬底。
5.根据权利要求1所述的方法，其特征在于，所述沟槽位于所述屏蔽栅上方的侧壁之间的距离为第一宽度，所述第二深度和所述第一宽度的比值小于2.5。
6.根据权利要求1所述的方法，其特征在于，所述预定厚度的范围在0.1μm-0.3μm。
7.根据权利要求1所述的方法，其特征在于，所述第二深度的范围在0.7μm-1.3μm。
8.根据权利要求1所述的方法，其特征在于，形成所述栅间介电层和所述控制栅结构的方法包括：
在所述沟槽内和所述衬底的第一表面沉积栅间介电材料层；
对所述第一表面上的所述栅间介电材料层进行平坦化处理；
对所述沟槽内的所述栅间介电材料层进行回蚀刻，以在所述沟槽内形成栅间介电层；
在所述沟槽位于所述栅间介电层上的部分形成所述控制栅结构。
9.一种半导体器件，其特征在于，所述半导体器件采用权利要求1-8中任一项所述的方法制备获得。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310166915.9A CN116313805A (zh) | 2023-02-15 | 2023-02-15 | 一种半导体器件及其制备方法 |
Applications Claiming Priority (1)
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Publications (1)
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|---|---|
| CN116313805A true CN116313805A (zh) | 2023-06-23 |
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Country Status (1)
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| CN (1) | CN116313805A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117253783A (zh) * | 2023-11-14 | 2023-12-19 | 合肥晶合集成电路股份有限公司 | 半导体结构及其制备方法 |
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2023
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Cited By (2)
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| CN117253783A (zh) * | 2023-11-14 | 2023-12-19 | 合肥晶合集成电路股份有限公司 | 半导体结构及其制备方法 |
| CN117253783B (zh) * | 2023-11-14 | 2024-01-30 | 合肥晶合集成电路股份有限公司 | 半导体结构及其制备方法 |
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