CN117253783B - 半导体结构及其制备方法 - Google Patents
半导体结构及其制备方法 Download PDFInfo
- Publication number
- CN117253783B CN117253783B CN202311508497.3A CN202311508497A CN117253783B CN 117253783 B CN117253783 B CN 117253783B CN 202311508497 A CN202311508497 A CN 202311508497A CN 117253783 B CN117253783 B CN 117253783B
- Authority
- CN
- China
- Prior art keywords
- layer
- material layer
- functional material
- groove
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000002360 preparation method Methods 0.000 title abstract description 23
- 239000000463 material Substances 0.000 claims abstract description 204
- 239000000758 substrate Substances 0.000 claims abstract description 117
- 238000005530 etching Methods 0.000 claims abstract description 110
- 238000000034 method Methods 0.000 claims abstract description 49
- 239000010410 layer Substances 0.000 claims description 332
- 239000002346 layers by function Substances 0.000 claims description 40
- 238000004519 manufacturing process Methods 0.000 claims description 19
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 claims description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 14
- 229920005591 polysilicon Polymers 0.000 claims description 13
- 239000007789 gas Substances 0.000 claims description 11
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 claims description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 8
- 239000000460 chlorine Substances 0.000 claims description 8
- 229910052801 chlorine Inorganic materials 0.000 claims description 8
- 229910000042 hydrogen bromide Inorganic materials 0.000 claims description 8
- 239000001301 oxygen Substances 0.000 claims description 8
- 229910052760 oxygen Inorganic materials 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 229910018503 SF6 Inorganic materials 0.000 claims description 4
- QKCGXXHCELUCKW-UHFFFAOYSA-N n-[4-[4-(dinaphthalen-2-ylamino)phenyl]phenyl]-n-naphthalen-2-ylnaphthalen-2-amine Chemical compound C1=CC=CC2=CC(N(C=3C=CC(=CC=3)C=3C=CC(=CC=3)N(C=3C=C4C=CC=CC4=CC=3)C=3C=C4C=CC=CC4=CC=3)C3=CC4=CC=CC=C4C=C3)=CC=C21 QKCGXXHCELUCKW-UHFFFAOYSA-N 0.000 claims description 4
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 claims description 4
- 229960000909 sulfur hexafluoride Drugs 0.000 claims description 4
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 11
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 8
- 230000000694 effects Effects 0.000 description 8
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 8
- 229910010271 silicon carbide Inorganic materials 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 239000012808 vapor phase Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- AXQKVSDUCKWEKE-UHFFFAOYSA-N [C].[Ge].[Si] Chemical compound [C].[Ge].[Si] AXQKVSDUCKWEKE-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000877 morphologic effect Effects 0.000 description 1
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
Abstract
本申请涉及一种半导体结构及其制备方法。该方法包括：提供衬底；于衬底中分别形成屏蔽沟槽和目标沟槽；屏蔽沟槽的宽度大于目标沟槽的宽度；形成填充屏蔽沟槽和目标沟槽并覆盖衬底表面的功能材料层；位于屏蔽沟槽之上的功能材料层中对应具有第一凹槽；形成填充第一凹槽的牺牲层；对牺牲层以及功能材料层执行第一型刻蚀，以去除牺牲层并使得功能材料层保留于屏蔽沟槽之上的部分与其保留于目标沟槽之上的部分形成高度差；其中，第一型刻蚀对功能材料层的刻蚀速率大于第一型刻蚀对牺牲层的刻蚀速率。本申请所提供的方法通过对制备工艺的优化，可以有效简化工艺步骤以及降低制备难度，并且可以进一步降低制备成本。
Description
技术领域
本申请涉及半导体领域，特别是涉及一种半导体结构及其制备方法。
背景技术
屏蔽沟槽栅结构因其具备较低的正向导通电阻以及较高的开关速率等技术优势，在半导体行业中被广泛应用。然而，当前屏蔽沟槽栅结构的制备还存在诸如工艺步骤繁杂、工艺参数控制困难以及制备成本较高等问题，限制了屏蔽沟槽栅结构的进一步应用。
发明内容
基于此，有必要针对上述技术问题，提供一种半导体结构及其制备方法，通过对制备工艺的优化，可以有效简化工艺步骤以及降低制备难度，并且可以进一步降低制备成本。
一方面，本申请一些实施例提供了一种半导体结构的制备方法，包括如下步骤。
提供衬底。
于衬底中分别形成屏蔽沟槽和目标沟槽；屏蔽沟槽的宽度大于目标沟槽的宽度。
形成填充屏蔽沟槽和目标沟槽并覆盖衬底表面的功能材料层；位于屏蔽沟槽之上的功能材料层中对应具有第一凹槽。
形成填充第一凹槽的牺牲层。
对牺牲层以及功能材料层执行第一型刻蚀，以去除牺牲层并使得功能材料层保留于屏蔽沟槽之上的部分与其保留于目标沟槽之上的部分形成高度差；其中，第一型刻蚀对功能材料层的刻蚀速率大于第一型刻蚀对牺牲层的刻蚀速率。
本申请实施例中，先于衬底中形成屏蔽沟槽和目标沟槽；继而形成填充前述各沟槽并覆盖衬底表面的功能材料层，以于形成功能材料层的过程中可以匹配屏蔽沟槽同步形成第一凹槽；继续形成填充于第一凹槽中的牺牲层，并对牺牲层以及功能材料层执行有选择比的第一型刻蚀，其中，第一型刻蚀对功能材料层的刻蚀速率大于第一型刻蚀对牺牲层的刻蚀速率。基于此，于牺牲层被去除后，功能材料层保留于屏蔽沟槽区域之上的部分（即被牺牲层所覆盖的部分）与其保留于目标沟槽区域之上的部分（即未被牺牲层所覆盖部分）之间便能够形成预设的高度差，以利于继续制备获得符合相关尺寸要求的半导体产品。如此，采用本申请所提供的制备方法，可以无需采用掩膜版（即MASK），而仅利用前述自对准形成第一凹槽-形成填充第一凹槽的牺牲层-对牺牲层及功能材料层执行选择性刻蚀的工艺手段，以实现于覆盖/填充半导体结构的不同区域（例如不同沟槽中）的膜层间形成预设高度差的技术效果，从而大大简化了制备工艺、降低了对工艺参数的控制难度并进一步降低了制备成本。
在一些实施例中，所述形成填充屏蔽沟槽和目标沟槽并覆盖衬底表面的功能材料层，以及形成填充第一凹槽的牺牲层，包括如下步骤。
于屏蔽沟槽和目标沟槽内以及衬底表面沉积初始功能材料层，初始功能材料层位于屏蔽沟槽及目标沟槽之上的部分均具有凹槽。
于初始功能材料层背离衬底的表面随形覆盖牺牲材料层，并对牺牲材料层执行平坦化处理，形成初始牺牲层。
对初始牺牲层以及初始牺牲层下方的初始功能材料层执行第二型刻蚀，形成功能材料层及填充于第一凹槽中的牺牲层；其中，第二型刻蚀对初始功能材料层的刻蚀速率等于第二型刻蚀对初始牺牲层的刻蚀速率；功能材料层背离衬底的表面与牺牲层背离衬底的表面平齐。
本申请实施例中，采用沉积工艺于屏蔽沟槽和目标沟槽内以及衬底表面形成初始功能材料层，从而可以于形成初始功能材料层的过程中分别匹配屏蔽沟槽及目标沟槽同步形成对应的凹槽。并且，由于屏蔽沟槽的宽度大于目标沟槽的宽度，因而使得沉积形成的凹槽的高度有所不同，例如，位于屏蔽沟槽之上的凹槽底部低于位于目标沟槽之上的凹槽底部。基于该结构，形成填充各凹槽并覆盖整个初始功能材料层表面的牺牲材料层，并通过对牺牲材料层的平坦化获得初始牺牲层。以利于将初始牺牲层表面作为刻蚀起始面，对初始牺牲层以及初始牺牲层下方的初始功能材料层执行无选择性的第二型刻蚀，获得沿垂直衬底方向上较为一致的刻蚀速率（即实现等厚度刻蚀）。如此，于执行预设时长的第二型刻蚀后，可以使得仅位于第一凹槽内的初始牺牲层被保留并构成牺牲层，以及使得功能材料层背离衬底的表面与牺牲层背离衬底的表面平齐，从而有利于对所获得的半导体结构继续执行如前述一些实施例中所述的第一型刻蚀，以确保实现对应的技术效果。
在一些实施例中，牺牲层的厚度与衬底表面上方功能材料层的厚度的比值包括：1∶2~1∶6。
在一些实施例中，初始牺牲层的材料包括氧化硅；初始功能材料层的材料包括多晶硅；第二型刻蚀所采用的刻蚀气体包括：四氟化碳、六氟化硫以及三氟化氮中的至少一种。
在一些实施例中，第一型刻蚀对牺牲层和功能材料层的刻蚀选择比的范围包括：1∶2~1∶4。
在一些实施例中，牺牲层的材料包括氧化硅；功能材料层的材料包括多晶硅；第一型刻蚀所采用的刻蚀气体包括：溴化氢、氯气以及氧气；其中，溴化氢、氯气以及氧气的体积比包括：33∶7∶1、33∶9∶1或者33∶12∶1。
在一些实施例中，目标沟槽的宽度与屏蔽沟槽的宽度的比值范围包括：1∶2~1∶6。
在一些实施例中，于形成屏蔽沟槽和目标沟槽之后，所述制备方法还包括：形成覆盖屏蔽沟槽和目标沟槽底壁和侧壁的第一介质层。对应的，在一些实施例中，功能材料层还覆盖第一介质层的表面。
在一些实施例中，于执行第一型刻蚀，并使得功能材料层形成高度差之后，所述制备方法还包括如下步骤。
对功能材料层执行第三型刻蚀，以去除功能材料层覆盖于衬底表面的部分，并保留功能材料层位于屏蔽沟槽以及目标沟槽中的剩余部分作为功能层；其中，位于屏蔽沟槽中的功能层的顶面与衬底表面平齐；位于目标沟槽中的功能层的顶面低于衬底表面。
于功能层的顶面形成填充目标沟槽的栅极结构。
如上所述，本发明提供一种半导体结构的制备方法，可以于半导体结构中位于不同区域（例如覆盖屏蔽沟槽和目标沟槽之上）的膜层间形成预设的高度差。意向不到的效果是：无需采用掩膜版（即MASK），而仅通过借助自对准形成第一凹槽-形成填充第一凹槽的牺牲层-对牺牲层及功能材料层执行选择性刻蚀的工艺手段，以实现于覆盖/填充半导体结构的不同区域（例如不同沟槽中）的膜层间形成预设高度差的技术效果，从而大大简化了制备工艺、降低了对工艺参数的控制难度并进一步降低了制备成本。
另一方面，本申请一些实施例提供了一种半导体结构，作为前述一些实施例中所述的半导体结构的制备方法的实际应用。前述一些实施例中所述的半导体结构的制备方法所具备的技术优势，该半导体结构也均具备，此处不再详述。该半导体结构包括：衬底、功能层以及栅极结构。其中，衬底中形成有屏蔽沟槽和目标沟槽；功能层分别位于屏蔽沟槽以及目标沟槽中；位于屏蔽沟槽中的功能层的顶面与衬底的表面平齐；位于目标沟槽中的功能层的顶面低于衬底表面；栅极结构位于目标沟槽中功能层的顶面并填充目标沟槽。其中，功能层以及栅极结构采用如前述一些实施例中所述的制备方法形成。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一些实施例中提供的一种半导体结构的制备方法的流程示意图；
图2为一些实施例中提供的一种步骤S300及步骤S400的流程示意图；
图3为一些实施例中提供的另一种半导体结构的制备方法的流程示意图；
图4为一些实施例中提供的一种形成图形化掩膜层后所得结构的结构示意图；
图5为一些实施例中提供的一种形成屏蔽沟槽和目标沟槽后所得结构的结构示意图；
图6为一些实施例中提供的一种形成第一介质层后所得结构的结构示意图；
图7为一些实施例中提供的一种形成初始功能材料层后所得结构的结构示意图；
图8为一些实施例中提供的一种形成牺牲材料层后所得结构的结构示意图；
图9为一些实施例中提供的一种形成初始牺牲层后所得结构的结构示意图；
图10为一些实施例中提供的一种形成功能材料层和牺牲层后所得结构的结构示意图；
图11为一些实施例中提供的一种去除牺牲层后所得结构的结构示意图；
图12为一些实施例中提供的一种形成功能层后所得结构的结构示意图；
图13为一些实施例中提供的一种形成栅极结构后所得结构的结构示意图；
图14为一些实施例中提供的一种去除衬底之上的图形化掩膜层、第一介质层以及栅导电层之后所得结构的结构示意图；亦为一些实施例中提供的一种半导体结构的结构示意图。
附图标记说明：
1-衬底，2-图形化掩膜层，21-衬垫层，22-硬掩膜层，31-屏蔽沟槽，32-目标沟槽，4-第一介质层，5-功能层，5A'-初始功能材料层，5'-功能材料层，6-牺牲层，6A-初始牺牲层，6'-牺牲材料层，7-栅极结构，71-第二介质层，72-栅导电层，G1-第一凹槽，G2-第二凹槽。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
需要说明的是，当一个元件被认为是“连接”另一个元件时，它可以是直接连接到另一个元件，或者通过居中元件连接另一个元件。此外，以下实施例中的“连接”，如果被连接的对象之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中使用的术语“和/或”包括相关所列项目的任何及所有组合。
请参阅图1，在一些实施例中，提供了一种半导体结构的制备方法，包括如下步骤。
S100，提供衬底。
S200，于衬底中分别形成屏蔽沟槽和目标沟槽；屏蔽沟槽的宽度大于目标沟槽的宽度。
S300，形成填充屏蔽沟槽和目标沟槽并覆盖衬底表面的功能材料层；位于屏蔽沟槽之上的功能材料层中对应具有第一凹槽。
S400，形成填充第一凹槽的牺牲层。
S500，对牺牲层以及功能材料层执行第一型刻蚀，以去除牺牲层并使得功能材料层保留于屏蔽沟槽之上的部分与其保留于目标沟槽之上的部分形成高度差；其中，第一型刻蚀对功能材料层的刻蚀速率大于第一型刻蚀对牺牲层的刻蚀速率。
本申请实施例中，先于衬底中形成屏蔽沟槽和目标沟槽；继而形成填充前述各沟槽并覆盖衬底表面的功能材料层，以于形成功能材料层的过程中可以匹配屏蔽沟槽同步形成第一凹槽；继续形成填充于第一凹槽中的牺牲层，并对牺牲层以及功能材料层执行有选择比的第一型刻蚀，其中，第一型刻蚀对功能材料层的刻蚀速率大于第一型刻蚀对牺牲层的刻蚀速率。基于此，于牺牲层被去除后，功能材料层保留于屏蔽沟槽区域之上的部分（即被牺牲层所覆盖的部分）与其保留于目标沟槽区域之上的部分（即未被牺牲层所覆盖部分）之间便能够形成预设的高度差，以利于继续制备获得符合相关尺寸要求的半导体产品。如此，采用本申请所提供的制备方法，可以无需采用掩膜版（即MASK），而仅利用前述自对准形成第一凹槽-形成填充第一凹槽的牺牲层-对牺牲层及功能材料层执行选择性刻蚀的工艺手段，以实现于覆盖/填充半导体结构的不同区域（例如不同沟槽中）的膜层间形成预设高度差的技术效果，从而大大简化了制备工艺、降低了对工艺参数的控制难度，并进一步降低了制备成本。
在步骤S100中，提供衬底。
示例地，衬底可以采用半导体材料、绝缘材料、导体材料或者它们的材料种类的任意组合构成。衬底可以为单层结构，也可以为多层结构。例如，衬底可以是诸如硅（Si）衬底、硅锗（SiGe）衬底、硅锗碳（SiGeC）衬底、碳化硅（SiC）衬底、砷化镓（GaAs）衬底、砷化铟（InAs）衬底、磷化铟（InP）衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底可以是包括诸如Si和SiGe的叠层、Si和SiC的叠层、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底等。
在步骤S200中，于衬底中分别形成屏蔽沟槽和目标沟槽；屏蔽沟槽的宽度大于目标沟槽的宽度。
此处，设置屏蔽沟槽的宽度大于目标沟槽的宽度，以利于使得后续步骤中填充并覆盖屏蔽沟槽和目标沟槽所获得的相关膜层可以具备预设的形貌特征。例如，可以使得相关膜层位于屏蔽沟槽之上的顶面低于其位于目标沟槽之上的顶面。
示例地，目标沟槽的宽度与屏蔽沟槽的宽度的比值范围包括：1∶2~1∶6，例如可以为：1∶2、1∶3、1∶4、1∶5或者1∶6。
示例地，屏蔽沟槽例如可以为相关技术中用于制备屏蔽栅结构的沟槽；目标沟槽例如可以为相关技术中用于制备控制栅结构的沟槽。本申请对此不做限定。
示例地，屏蔽沟槽和/或目标沟槽的数量可以包括单个或者多个，本申请对此不做限定。
在步骤S300中，形成填充屏蔽沟槽和目标沟槽并覆盖衬底表面的功能材料层；位于屏蔽沟槽之上的功能材料层中对应具有第一凹槽。
可以理解，在形成功能材料层的过程中，在屏蔽沟槽和目标沟槽上共形沉积功能材料层，以在屏蔽沟槽以及目标沟槽之上形成凹槽。
示例地，功能材料层的材料可以包括：单晶硅、多晶硅或者非晶硅。在一些示例中，功能材料层的材料例如可以为掺杂的多晶硅。通过对多晶硅进行杂质掺杂，可以改善功能材料层的电学性能。
在步骤S400中，形成填充第一凹槽的牺牲层。
示例地，牺牲层的材料可以包括：氧化硅、氮化硅或者碳化硅。在一些示例中，牺牲层的材料例如可以为氧化硅。
请参阅图2，在一些实施例中，步骤S300和步骤S400包括：步骤S310~步骤S420。
S310，于屏蔽沟槽和目标沟槽内以及衬底表面沉积初始功能材料层，初始功能材料层位于屏蔽沟槽及目标沟槽之上的部分均具有凹槽。
此处，各凹槽是基于通过对屏蔽沟槽和目标沟槽执行沉积工艺形成初始功能材料层的过程中而对应形成。
示例地，形成于屏蔽沟槽之上的凹槽例如为第一凹槽；形成于目标沟槽之上的凹槽例如为第二凹槽。
示例地，基于前述步骤S200中，屏蔽沟槽的宽度大于目标沟槽的宽度。本步骤中，所获得的第一凹槽的底面低于第二凹槽的底面。
S410，于初始功能材料层背离衬底的表面随形覆盖牺牲材料层，并对牺牲材料层执行平坦化处理，形成初始牺牲层。
此处，牺牲材料层还填充前述步骤S310中所形成的第一凹槽和第二凹槽，并具备一定的厚度，以确保后续步骤中对牺牲材料层进行平坦化处理后所获得的初始牺牲层还可以充分覆盖初始功能材料层背离衬底一侧的表面。
S420，对初始牺牲层以及初始牺牲层下方的初始功能材料层执行第二型刻蚀，形成功能材料层及填充于第一凹槽中的牺牲层；其中，第二型刻蚀对初始功能材料层的刻蚀速率等于第二型刻蚀对初始牺牲层的刻蚀速率；功能材料层背离衬底的表面与牺牲层背离衬底的表面平齐。
此处，功能材料层背离衬底的表面与牺牲层背离衬底的表面平齐是指：功能材料层背离衬底的表面与牺牲层背离衬底的表面平齐，或者二者之间的高度差处于可允许的误差范围中。
本步骤中，基于前述平坦化所获得的初始牺牲层的表面作为刻蚀起始面，通过对初始牺牲层以及初始牺牲层下方的初始功能材料层执行无选择比的第二型刻蚀，可以获得对初始牺牲层以及初始功能材料层等厚度刻蚀的效果，进而可以确保功能材料层背离衬底的表面与牺牲层背离衬底的表面平齐。
示例地，可以采用干法刻蚀工艺来执行第二型刻蚀，并通过对刻蚀方向、刻蚀速率等参数进行调节，以确保所获得的半导体结构满足前述形貌尺寸的要求。
示例地，在一些初始牺牲层的材料包括氧化硅；初始功能材料层的材料包括多晶硅的实施例中，第二型刻蚀所采用的刻蚀气体包括：四氟化碳、六氟化硫以及三氟化氮中的至少一种。
示例地，牺牲层的厚度与衬底表面上方功能材料层的厚度的比值包括：1∶2~1∶6，例如可以为：1∶2、1∶3、1∶5或者1∶6。
在步骤S500中，对牺牲层以及功能材料层执行第一型刻蚀，以去除牺牲层并使得功能材料层保留于屏蔽沟槽之上的部分与其保留于目标沟槽之上的部分形成高度差；其中，第一型刻蚀对功能材料层的刻蚀速率大于第一型刻蚀对牺牲层的刻蚀速率。
此处，第一型刻蚀对牺牲层以及功能材料层的刻蚀选择比不同，由此可以实现不同的刻蚀速率。
示例地，第一型刻蚀对牺牲层和功能材料层的刻蚀选择比的范围包括：1∶2~1∶4，例如可以为：1∶2、1∶3或者1∶4。
示例地，可以采用干法刻蚀工艺来执行第一型刻蚀，并通过对刻蚀方向、刻蚀气体等参数进行调节，以确保所获得的半导体结构满足前述形貌尺寸的要求。
示例地，在一些初始牺牲层的材料包括氧化硅；初始功能材料层的材料包括多晶硅的实施例中，第一型刻蚀所采用的刻蚀气体包括：溴化氢、氯气以及氧气；其中，溴化氢、氯气以及氧气的体积比包括：33∶7∶1、33∶9∶1或者33∶12∶1。
请参阅图3，在一些实施例中，于步骤S200之后、步骤S300之前，所述制备方法还包括：
S250，形成覆盖屏蔽沟槽和目标沟槽底壁和侧壁的第一介质层。
对应的，所述方法还包括：
S300'，形成填充屏蔽沟槽和目标沟槽并覆盖第一介质层和衬底表面的功能材料层；位于屏蔽沟槽之上的功能材料层中对应具有第一凹槽。
请继续参阅图3，在一些实施例中，于步骤S500之后，所述制备方法还包括：步骤S600~步骤S700。
S600，对功能材料层执行第三型刻蚀，以去除功能材料层覆盖于衬底表面的部分，并保留功能材料层位于屏蔽沟槽以及目标沟槽中的剩余部分作为功能层；其中，位于屏蔽沟槽中的功能层的顶面与衬底表面平齐；位于目标沟槽中的功能层的顶面低于衬底表面。
S700，于功能层的顶面形成填充目标沟槽的栅极结构。
此处，位于屏蔽沟槽以及目标沟槽中的功能层可以构成相关技术中的屏蔽栅，而所述的栅极结构则可以构成相关技术中的控制栅。
此外，在本申请上述实施例中，除非本文中有明确的说明，所述方法中各步骤的执行并没有严格的顺序限制，这些步骤可以并不一定按照所描述的顺序执行，可以由其他的执行方式。而且，所述任一步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
为了更清楚地说明上述一些实施例中半导体结构的制备方法，以下一些实施例结合图2～图14对一些半导体结构的制备方法进行了详述。
在步骤S100中，请参阅图3中的S100及图4，提供衬底1。
示例地，衬底1可以采用半导体材料、绝缘材料、导体材料或者它们的材料种类的任意组合构成。衬底1可以为单层结构，也可以为多层结构。例如，衬底1可以是诸如硅（Si）衬底、硅锗（SiGe）衬底、硅锗碳（SiGeC）衬底、碳化硅（SiC）衬底、砷化镓（GaAs）衬底、砷化铟（InAs）衬底、磷化铟（InP）衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底1可以是包括诸如Si和SiGe的叠层、Si和SiC的叠层、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底等。
在步骤S200中，请参阅图3中的S200及图4至图5，于衬底1中分别形成屏蔽沟槽31和目标沟槽32；屏蔽沟槽31的宽度W1大于目标沟槽32的宽度W2。
示例地，可以先于衬底1的一侧表面形成图形化掩膜层2，图形化掩膜层2具有定义屏蔽沟槽31和目标沟槽32形成位置及形成宽度的开口图形，基于图形化掩膜层2对衬底1进行刻蚀以分别获得屏蔽沟槽31和目标沟槽32。
示例地，图形化掩膜层2可以为包括衬垫层21和硬掩膜层22的多层结构。或者，图形化掩膜层2也可以为包含单一膜层的单层结构，本申请对此不做限定。
示例地，屏蔽沟槽31的宽度W1与目标沟槽32的宽度W2的比值范围包括：1∶2~1∶6，例如可以为：1∶2、1∶3、1∶4、1∶5或者1∶6。
在步骤S250中，请参阅图3中的S250及图6，形成覆盖屏蔽沟槽31和目标沟槽32底壁和侧壁的第一介质层4。
示例地，可以采用诸如化学气相沉积、物理气相沉积、蒸发生长、热生长、分子束外延、气相成膜或者原子层沉积等工艺，至少于屏蔽沟槽31和目标沟槽32底壁和侧壁形成第一介质层4。
示例地，第一介质层4还可以覆盖至图形化掩膜层2的表面。
示例地，第一介质层4的材料可以包括：氧化硅、氮化硅、氮氧化硅、硼硅玻璃或者磷硅玻璃。
示例地，可以采用热生长工艺于屏蔽沟槽31和目标沟槽32底壁和侧壁生长一层厚度均匀的氧化硅层作为第一介质层4。
在步骤S300'中，请参阅图3中的S300'及图7，形成填充屏蔽沟槽31和目标沟槽32并覆盖第一介质层4及衬底1表面的功能材料层5'；位于屏蔽沟槽31之上的功能材料层5'中对应具有第一凹槽G1。
在步骤S400中，请参阅图3中的S400及图8至图10，形成填充第一凹槽G1的牺牲层6。
在一些实施例中，步骤S300和步骤S400包括：步骤S310~步骤S420。
在步骤S310中，请参阅图2中的S310及图7，于屏蔽沟槽31和目标沟槽32内以及衬底1表面沉积初始功能材料层5A'，初始功能材料层5A'位于屏蔽沟槽31及目标沟槽32之上的部分均具有凹槽。
此处，初始功能材料层5A'还覆盖第一介质层4的表面。
示例地，初始功能材料层5A'位于屏蔽沟槽31之上的凹槽为第一凹槽G1；初始功能材料层5A'位于目标沟槽32之上的凹槽为第二凹槽G2。
示例地，可以采用诸如化学气相沉积、物理气相沉积、蒸发生长、热生长、分子束外延、气相成膜或者原子层沉积等工艺，形成填充屏蔽沟槽31和目标沟槽32并覆盖第一介质层4表面的初始功能材料层5A'。
示例地，可以采用化学气相沉积工艺制备获得初始功能材料层5A'，并通过对沉积速率、沉积压力、沉积方向等工艺参数的调节，控制所获得的初始功能材料层5A'的形貌特征，以利于对应屏蔽沟槽31形成第一凹槽G1；对应目标沟槽32形成第二凹槽G2。
示例地，初始功能材料层5A'的材料可以包括：单晶硅、多晶硅或者非晶硅。
示例地，初始功能材料层5A'的材料例如为掺杂的多晶硅。通过对多晶硅材料进行杂质掺杂，可以提高所获得的初始功能材料层5A'的电学性能。
可以理解，基于步骤S200中，屏蔽沟槽31的宽度大于目标沟槽32的宽度，在步骤S310中，第一凹槽G1的底面低于第二凹槽G2的底面。如此，在后续步骤中，可以在去除第二凹槽G2的同时保留第一凹槽G1。
在步骤S410中，请参阅图2中的S410及图8至图9，于初始功能材料层5A'背离衬底1的表面随形覆盖牺牲材料层6'，并对牺牲材料层6'执行平坦化处理，形成初始牺牲层6A。
此处，牺牲材料层6'填充满第一凹槽G1和第二凹槽G2。
示例地，可以采用诸如化学气相沉积、物理气相沉积、蒸发生长、热生长、分子束外延、气相成膜或者原子层沉积等工艺，于初始功能材料层5A'背离衬底1的表面形成牺牲材料层6'。
示例地，牺牲材料层6'的材料可以包括：氧化硅、氮化硅、硼硅玻璃或者磷硅玻璃。
示例地，可以采用化学机械抛光工艺或者研磨工艺来执行对牺牲材料层6'的平坦化处理。
在步骤S420中，请参阅图2中的S420及图10，对初始牺牲层6A以及初始牺牲层6A下方的初始功能材料层5A'执行第二型刻蚀，形成功能材料层5'及填充于第一凹槽G1中的牺牲层6；其中，第二型刻蚀对初始功能材料层5A'的刻蚀速率等于第二型刻蚀对初始牺牲层6A的刻蚀速率；功能材料层5'背离衬底1的表面与牺牲层6背离衬底1的表面平齐。
示例地，第二型刻蚀包括干法刻蚀，通过对刻蚀气体种类及体积比例的调节，实现对初始功能材料层5A'和初始牺牲层6A达到相等的刻蚀速率。
示例地，在一些初始牺牲层6A的材料包括氧化硅；初始功能材料层5A'的材料包括多晶硅的实施例中，第二型刻蚀所采用的刻蚀气体包括：四氟化碳、六氟化硫以及三氟化氮中的至少一种。
示例地，牺牲层6的厚度T1与衬底1表面上方功能材料层5'的厚度T2的比值包括：1∶2~1∶6，例如可以为：1∶2、1∶3、1∶5或者1∶6。
在步骤S500中，请参阅图3中的S500及图11，对牺牲层6以及功能材料层5'执行第一型刻蚀，以去除牺牲层6并使得功能材料层5'保留于屏蔽沟槽31之上的部分与其保留于目标沟槽32之上的部分形成高度差H1；其中，第一型刻蚀对功能材料层5'的刻蚀速率大于第一型刻蚀对牺牲层6的刻蚀速率。
示例地，第二型刻蚀包括干法刻蚀，可以通过对刻蚀气体种类及体积比例的调节，实现对功能材料层5'和牺牲层6不同的刻蚀选择比。
示例地，第一型刻蚀对牺牲层6和功能材料层5'的刻蚀选择比的范围包括：1∶2~1∶4，例如可以为：1∶2、1∶3或者1∶4。
示例地，在一些初始牺牲层的材料包括氧化硅；初始功能材料层的材料包括多晶硅的实施例中，第一型刻蚀所采用的刻蚀气体包括：溴化氢、氯气以及氧气；其中，溴化氢、氯气以及氧气的体积比包括：33∶7∶1、33∶9∶1或者33∶12∶1。
示例地，可以通过对步骤S420中，牺牲层6的厚度T1与衬底1表面上方功能材料层5'的厚度T2的比值；以及步骤S500中，第一型刻蚀对牺牲层6和功能材料层5'的刻蚀选择比，进行综合调节，以准确控制功能材料层5'保留于屏蔽沟槽31之上的部分与其保留于目标沟槽32之上的部分所形成高度差H1的具体数值范围。
在步骤S600中，请参阅图3中的S600及图12，对功能材料层5'执行第三型刻蚀，以去除功能材料层5'覆盖于衬底1表面的部分，并保留功能材料层5'位于屏蔽沟槽31以及目标沟槽32中的剩余部分作为功能层5；其中，位于屏蔽沟槽31中的功能层5的顶面与衬底1表面平齐；位于目标沟槽32中的功能层5的顶面低于衬底1表面。
示例地，第三型刻蚀对位于屏蔽沟槽31以及目标沟槽32中的功能材料层5'具备相等的刻蚀速率。
示例地，第三型刻蚀可以为干法刻蚀工艺或者为湿法刻蚀工艺。
示例地，通过对刻蚀时长等工艺参数的调节，使得位于屏蔽沟槽31中的功能层5的顶面与衬底1表面平齐。
可以理解，基于前述步骤S500中，功能材料层5'保留于屏蔽沟槽31之上的部分与其保留于目标沟槽32之上的部分形成有高度差H1，本步骤中，在对功能材料层5'进行刻蚀后，分别于屏蔽沟槽31以及目标沟槽32中的所得到的功能层5之间也具备大致相同的高度差H1。
在步骤S700中，请参阅图3中的S700及图13，于功能层5的顶面形成填充目标沟槽32的栅极结构7。
示例地，可以先于目标沟槽32中的功能层5的顶面形成第二介质层71，继而形成覆盖第二介质层71表面并填充目标沟槽32的栅导电层72，第二介质层71与栅导电层72共同构成栅极结构7。
示例地，第二介质层71的材料可以包括：氧化硅、氮化硅、氮氧化硅或者碳化硅。
示例地，栅导电层72的材料可以包括：多晶硅或者金属材料。
示例地，栅导电层72的材料可以包括：金属铜、金属铝、金属镍、金属铂或者金属钨。
请参阅图14，在一些实施例中，于步骤S700之后，对所得到的半导体结构进行平坦化处理，以去除位于衬底1之上的图形化掩膜层2、第一介质层4以及栅导电层72。
示例地，可以采用化学机械抛光工艺或者研磨工艺来执行本步骤中的平坦化处理。
如上所述，本发明提供一种半导体结构的制备方法，可以于半导体结构中位于不同区域（例如覆盖屏蔽沟槽31和目标沟槽32之上）的膜层间形成预设的高度差。意向不到的效果是：无需采用掩膜版（即MASK），而仅通过借助自对准形成第一凹槽G1-形成填充第一凹槽G1的牺牲层6-对牺牲层6及功能材料层5'执行选择性刻蚀的工艺手段，以实现于覆盖/填充半导体结构的不同区域（例如不同沟槽中）的膜层间形成预设高度差的技术效果，从而大大简化了制备工艺、降低了对工艺参数的控制难度并进一步降低了制备成本。
请继续参阅图14，本申请一些实施例提供了一种半导体结构，作为前述一些实施例中所述的半导体结构的制备方法的实际应用。前述一些实施例中所述的半导体结构的制备方法所具备的技术优势，该半导体结构也均具备，此处不再详述。
示例地，所述半导体结构包括：衬底1、功能层5以及栅极结构7。其中，衬底1中形成有屏蔽沟槽31和目标沟槽32；功能层5分别位于屏蔽沟槽31以及目标沟槽32中；位于屏蔽沟槽31中的功能层5的顶面与衬底1的表面平齐；位于目标沟槽32中的功能层5的顶面低于衬底1表面；栅极结构7位于目标沟槽32中功能层5的顶面并填充目标沟槽32。
示例地，半导体结构还包括：第一介质层4，覆盖于屏蔽沟槽31和目标沟槽32的底壁和侧壁。
示例地，栅极结构7包括：第二介质层71和栅导电层72。其中，第二介质层71覆盖位于目标沟槽32中的功能层5的表面；栅导电层72覆盖功能层5的表面并填充目标沟槽32。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底；
于所述衬底中分别形成屏蔽沟槽和目标沟槽；所述屏蔽沟槽的宽度大于所述目标沟槽的宽度；
形成填充所述屏蔽沟槽和所述目标沟槽并覆盖所述衬底表面的功能材料层；位于所述屏蔽沟槽之上的所述功能材料层中对应具有第一凹槽；
形成填充所述第一凹槽的牺牲层；
对所述牺牲层以及所述功能材料层执行第一型刻蚀，以去除所述牺牲层并使得所述功能材料层保留于所述屏蔽沟槽之上的部分与其保留于所述目标沟槽之上的部分形成高度差；其中，所述第一型刻蚀对所述功能材料层的刻蚀速率大于所述第一型刻蚀对所述牺牲层的刻蚀速率。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述形成填充所述屏蔽沟槽和所述目标沟槽并覆盖所述衬底表面的功能材料层，以及形成填充所述第一凹槽的牺牲层，包括：
于所述屏蔽沟槽和所述目标沟槽内以及所述衬底表面沉积初始功能材料层，所述初始功能材料层位于所述屏蔽沟槽之上的部分及所述目标沟槽之上的部分均具有凹槽；
于所述初始功能材料层背离所述衬底的表面随形覆盖牺牲材料层，并对所述牺牲材料层执行平坦化处理，形成初始牺牲层；
对所述初始牺牲层以及所述初始牺牲层下方的所述初始功能材料层执行第二型刻蚀，形成所述功能材料层及填充于所述第一凹槽中的所述牺牲层；其中，所述第二型刻蚀对所述初始功能材料层的刻蚀速率等于所述第二型刻蚀对所述初始牺牲层的刻蚀速率；所述功能材料层背离所述衬底的表面与所述牺牲层背离所述衬底的表面平齐。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述牺牲层的厚度与所述衬底表面上方所述功能材料层的厚度的比值包括：1∶2~1∶6。
4.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述初始牺牲层的材料包括氧化硅；所述初始功能材料层的材料包括多晶硅；所述第二型刻蚀所采用的刻蚀气体包括：四氟化碳、六氟化硫以及三氟化氮中的至少一种。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一型刻蚀对所述牺牲层和所述功能材料层的刻蚀选择比的范围包括：1∶2~1∶4。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述牺牲层的材料包括氧化硅；所述功能材料层的材料包括多晶硅；所述第一型刻蚀所采用的刻蚀气体包括：溴化氢、氯气以及氧气；其中，溴化氢、氯气以及氧气的体积比包括：33∶7∶1、33∶9∶1或者33∶12∶1。
7.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述目标沟槽的宽度与所述屏蔽沟槽的宽度的比值范围包括：1∶2~1∶6。
8.根据权利要求7所述的半导体结构的制备方法，其特征在于，于形成所述屏蔽沟槽和所述目标沟槽之后，所述制备方法还包括：
形成覆盖所述屏蔽沟槽和所述目标沟槽底壁和侧壁的第一介质层；其中，所述功能材料层还覆盖所述第一介质层的表面。
9.根据权利要求1所述的半导体结构的制备方法，其特征在于，于执行所述第一型刻蚀，并使得所述功能材料层形成高度差之后，所述制备方法还包括：
对所述功能材料层执行第三型刻蚀，以去除所述功能材料层高出所述衬底表面的部分，并保留所述功能材料层位于所述屏蔽沟槽以及所述目标沟槽中的剩余部分作为功能层；其中，位于所述屏蔽沟槽中的所述功能层的顶面与所述衬底表面平齐；位于所述目标沟槽中的所述功能层的顶面低于所述衬底表面；
于所述功能层的顶面形成填充所述目标沟槽的栅极结构。
10.一种半导体结构，其特征在于，包括：
衬底，所述衬底中形成有屏蔽沟槽和目标沟槽；
功能层，分别位于所述屏蔽沟槽以及所述目标沟槽中；其中，位于所述屏蔽沟槽中的所述功能层的顶面与所述衬底的表面平齐；位于所述目标沟槽中的所述功能层的顶面低于所述衬底表面；
栅极结构，位于所述目标沟槽中所述功能层的顶面并填充所述目标沟槽；
其中，所述功能层以及所述栅极结构采用如权利要求9中所述的制备方法形成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311508497.3A CN117253783B (zh) | 2023-11-14 | 2023-11-14 | 半导体结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311508497.3A CN117253783B (zh) | 2023-11-14 | 2023-11-14 | 半导体结构及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117253783A CN117253783A (zh) | 2023-12-19 |
| CN117253783B true CN117253783B (zh) | 2024-01-30 |
Family
ID=89131618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311508497.3A Active CN117253783B (zh) | 2023-11-14 | 2023-11-14 | 半导体结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117253783B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0870101A (ja) * | 1994-08-11 | 1996-03-12 | Northern Telecom Ltd | 集積回路コンデンサ構造およびその製造方法 |
| CN110838448A (zh) * | 2019-11-13 | 2020-02-25 | 中芯集成电路制造(绍兴)有限公司 | 屏蔽栅沟槽型晶体管及其制造方法 |
| CN113299557A (zh) * | 2021-06-24 | 2021-08-24 | 绍兴中芯集成电路制造股份有限公司 | 屏蔽栅场效应晶体管及其形成方法 |
| CN114823343A (zh) * | 2022-05-17 | 2022-07-29 | 安建科技有限公司 | 一种屏蔽栅mosfet器件及制造方法 |
| CN116313805A (zh) * | 2023-02-15 | 2023-06-23 | 绍兴中芯集成电路制造股份有限公司 | 一种半导体器件及其制备方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100426485B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| TW521398B (en) * | 2002-01-18 | 2003-02-21 | Nanya Technology Corp | Process of integrating capacitance-use groove with removal of black silicon |
| CN114582978A (zh) * | 2020-11-30 | 2022-06-03 | 南通尚阳通集成电路有限公司 | Sgt mosfet器件及制造方法 |
-
2023
- 2023-11-14 CN CN202311508497.3A patent/CN117253783B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0870101A (ja) * | 1994-08-11 | 1996-03-12 | Northern Telecom Ltd | 集積回路コンデンサ構造およびその製造方法 |
| CN110838448A (zh) * | 2019-11-13 | 2020-02-25 | 中芯集成电路制造(绍兴)有限公司 | 屏蔽栅沟槽型晶体管及其制造方法 |
| CN113299557A (zh) * | 2021-06-24 | 2021-08-24 | 绍兴中芯集成电路制造股份有限公司 | 屏蔽栅场效应晶体管及其形成方法 |
| CN114823343A (zh) * | 2022-05-17 | 2022-07-29 | 安建科技有限公司 | 一种屏蔽栅mosfet器件及制造方法 |
| CN116313805A (zh) * | 2023-02-15 | 2023-06-23 | 绍兴中芯集成电路制造股份有限公司 | 一种半导体器件及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN117253783A (zh) | 2023-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11495501B2 (en) | Fin field-effect transistor devices and methods of forming the same | |
| US5910018A (en) | Trench edge rounding method and structure for trench isolation | |
| US6074927A (en) | Shallow trench isolation formation with trench wall spacer | |
| JPH03155151A (ja) | 半導体構造の製法 | |
| US7955961B2 (en) | Process for manufacture of trench Schottky | |
| KR102370299B1 (ko) | 더미 핀들 및 그의 형성 방법들 | |
| US11489053B2 (en) | Semiconductor device and method | |
| US20210005727A1 (en) | Non-Conformal Oxide Liner and Manufacturing Methods Thereof | |
| US20220384271A1 (en) | Fin Field-Effect Transistor Devices and Methods of Forming the Same | |
| CN112750703A (zh) | 鳍式场效应晶体管器件及其形成方法 | |
| CN117253783B (zh) | 半导体结构及其制备方法 | |
| US6103594A (en) | Method to form shallow trench isolations | |
| US20200144111A1 (en) | Metal interconnection structure and method for fabricating same | |
| KR100508535B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR102355230B1 (ko) | 핀-전계-효과 트랜지스터 디바이스 및 그 형성 방법 | |
| US11482421B2 (en) | Method of forming a semiconductor device by a replacement gate process | |
| US11908920B2 (en) | Fin field-effect transistor device and method of forming the same | |
| CN115799161B (zh) | 半导体结构及其制备方法 | |
| CN116799004B (zh) | 一种半导体集成器件及其制作方法 | |
| KR100214530B1 (ko) | 트렌치 소자격리구조 형성방법 | |
| US20230298942A1 (en) | Semiconductor devices and methods of manufacturing thereof | |
| US20220384270A1 (en) | Semiconductor Device and Method | |
| KR20110047820A (ko) | 유기막과 산화막이 적층된 하드마스크막을 이용한 반도체장치 제조 방법 | |
| KR20010021002A (ko) | 반도체 장치 및 반도체 장치를 제조하는 방법 | |
| KR20000050650A (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |