KR20000050650A - 반도체소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 종래에는 트렌치 상부 가장자리의 패인영역이 누설전류 발생원으로 작용함과 아울러 제1게이트간 이격영역의 폭이 협소해지면 소자특성이 열화되는 문제점과; 제1게이트의 단차를 최소화하기 위해서 하부도전층을 얇게 형성함에 따라 캡절연막과 상부도전층의 과도식각을 적용하기 어렵고, 또한 식각시에 발생하는 플라즈마에 의해 게이트산화막이 손상되는 문제점과; 제1게이트의 하부도전층과 상부도전층 측면면적이 넓게 형성됨에 따라 인접하는 다른 도전층과의 기생 커패시턴스가 유발되는 문제점이 있었다. 따라서, 본 발명은 반도체기판의 상부에 버퍼산화막과 질화막을 형성한 후, 사진식각공정을 통해 일부를 식각하고, 계속해서 반도체기판을 일정한 깊이로 식각하여 트렌치를 형성하는 공정과; 상기 트렌치에 산화막을 채우고 평탄화한 후, 상기 질화막과 버퍼산화막을 제거하여 트렌치에 채워진 산화막을 반도체기판의 표면보다 돌출시키는 공정과; 상기 구조물의 상부전면에 절연막을 형성한 후, 선택적으로 식각하여 반도체기판의 표면보다 돌출된 상기 산화막의 측벽을 형성하는 공정과; 상기 반도체기판의 상부에 게이트산화막을 형성하고, 그 게이트산화막과 산화막의 상부에 하부도전층을 증착한 후, 산화막이 노출되도록 평탄화하는 공정과; 상기 하부도전층 및 노출된 산화막의 상부에 상부도전층과 캡절연막을 형성하는 공정과; 상기 캡절연막과 상부도전층을 제1게이트 마스크를 이용한 사진식각공정을 통해 패터닝하고, 계속해서 하부도전층 및 게이트산화막을 패터닝하여 반도체기판 상에는 게이트산화막, 하부도전층, 상부도전층 및 캡절연막이 적층된 제1게이트를 형성하고, 산화막 상에는 상부도전층과 캡절연막이 적층된 제1게이트를 이격 형성하는 공정으로 이루어지는 반도체소자의 제조방법을 제공함으로써, 트렌치에 채워진 산화막의 상부 가장자리가 패인영역을 측벽을 통해 채워서 누설전류의 발생원을 차단함과 아울러 제1게이트간 이격영역의 폭이 협소해짐에 따른 소자특성 열화를 방지할 수 있고, 트렌치의 상부에 하부도전층과 캡절연막이 적층된 제1게이트를 형성함에 따라 단차를 줄일 수 있게 되므로, 하부도전층을 충분한 두께로 형성할 수 있게 되어 캡절연막과 상부도전층의 과도식각을 적용하기 용이하고, 또한 식각시에 발생하는 플라즈마에 의한 게이트산화막의 손상에 대해 충분히 버퍼링 할 수 있으며, 트렌치 상에는 하부도전층이 형성되지 않음에 따라 제1게이트의 측면면적이 얇아져 인접하는 다른 도전층과의 기생 커패시턴스를 최소화할 수 있는 효과가 있다.

Description

반도체소자의 제조방법{FABRICATING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 디램(DRAM)에 사용되는 트랜지스터 제1게이트의 단차를 개선하여 특성을 향상시키기에 적당하도록 한 반도체소자의 제조방법에 관한 것이다.
종래 반도체소자의 제조방법을 도1a 내지 도1d에 도시한 수순단면도를 참조하여 상세히 설명하면 다음과 같다.
먼저, 도1a에 도시한 바와같이 반도체기판(1)의 상부에 버퍼산화막(2)과 질화막(3)을 형성한 후, 사진식각공정을 통해 질화막(3)과 버퍼산화막(2)의 일부를 식각하고, 계속해서 반도체기판(1)을 소정깊이로 식각하여 트렌치(trench)를 형성한 후, 트렌치에 산화막(4)을 채워 평탄화한다.
그리고, 도1b에 도시한 바와같이 상기 질화막(3)과 버퍼산화막(2)을 제거하여 STI(shallow trench isolation)를 형성한다. 이때, 상기 산화막(4)이 채워진 트렌치의 상부 가장자리가 패이게 되어 누설전류가 발생하며, 또한 소자가 고집적화됨에 따라 후속공정을 통해 형성되는 제1게이트간 이격영역의 폭이 협소(narrow width effect)해지면, 소자의 특성이 열화된다.
그리고, 도1c에 도시한 바와같이 상기 STI가 형성된 구조물의 상부전면에 게이트산화막(5), 하부도전층(6), 상부도전층(7) 및 캡절연막(8)을 순차적으로 형성한다. 통상적으로, 하부도전층(6)으로는 도핑된 폴리실리콘이 사용되며, 상부도전층(7)으로는 금속층이나 실리사이드층이 사용된다.
그리고, 도1d에 도시한 바와같이 상기 캡절연막(8), 상부도전층(7), 하부도전층(6) 및 게이트산화막(5)을 제1게이트(first gate : FG) 마스크를 이용한 사진식각공정을 통해 패터닝하여 게이트산화막(5), 하부도전층(6), 상부도전층(7) 및 캡절연막(8)의 적층구조가 소정거리씩 이격된 제1게이트를 형성한다.
한편, 도2는 도1d의 X-X선 단면도로서, 이에 도시한 바와같이 제1게이트가 하부도전층(6)과 상부도전층(7)의 측면면적이 넓게 형성되어 인접하는 다른 도전층과의 기생 커패시턴스가 유발된다.
상술한 바와같이 종래 반도체소자의 제조방법은 산화막이 채워진 트렌치의 상부 가장자리가 패이는 곳이 누설전류 발생원으로 작용함과 아울러 제1게이트간 이격영역의 폭이 협소해지면 소자특성이 열화되는 문제점과; 트렌치 상부에 형성되는 제1게이트의 단차를 최소화하기 위해서 하부도전층을 얇게 형성함에 따라 캡절연막과 상부도전층의 과도식각을 적용하기 어렵고, 또한 식각시에 발생하는 플라즈마에 의해 게이트산화막이 손상되는 문제점과; 제1게이트의 하부도전층과 상부도전층 측면면적이 넓게 형성됨에 따라 인접하는 다른 도전층과의 기생 커패시턴스가 유발되는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 본 발명의 목적은 제1게이트의 단차를 개선하여 특성을 향상시킬 수 있는 반도체소자의 제조방법을 제공하는데 있다.
도1a 내지 도1d는 종래 반도체소자의 제조방법을 보인 수순단면도.
도2는 도1d의 X-X선 단면도.
도3a 내지 도3f은 본 발명의 일 실시예에 따른 수순단면도.
도4는 도3f의 X-X선 단면도.
***도면의 주요부분에 대한 부호의 설명***
11:반도체기판12:버퍼산화막
13:질화막14:산화막
15:측벽16:게이트산화막
17:하부도전층18:상부도전층
19:캡절연막
상기한 바와같은 본 발명의 목적을 달성하기 위한 반도체소자의 제조방법은 반도체기판의 상부에 버퍼산화막과 질화막을 형성한 후, 사진식각공정을 통해 일부를 식각하고, 계속해서 반도체기판을 일정한 깊이로 식각하여 트렌치를 형성하는 공정과; 상기 트렌치에 산화막을 채우고 평탄화한 후, 상기 질화막과 버퍼산화막을 제거하여 트렌치에 채워진 산화막을 반도체기판의 표면보다 돌출시키는 공정과; 상기 구조물의 상부전면에 절연막을 형성한 후, 선택적으로 식각하여 반도체기판의 표면보다 돌출된 상기 산화막의 측벽을 형성하는 공정과; 상기 반도체기판의 상부에 게이트산화막을 형성하고, 그 게이트산화막과 산화막의 상부에 하부도전층을 증착한 후, 산화막이 노출되도록 평탄화하는 공정과; 상기 하부도전층 및 노출된 산화막의 상부에 상부도전층과 캡절연막을 형성하는 공정과; 상기 캡절연막과 상부도전층을 제1게이트 마스크를 이용한 사진식각공정을 통해 패터닝하고, 계속해서 하부도전층 및 게이트산화막을 패터닝하여 반도체기판 상에는 게이트산화막, 하부도전층, 상부도전층 및 캡절연막이 적층된 제1게이트를 형성하고, 산화막 상에는 상부도전층과 캡절연막이 적층된 제1게이트를 이격 형성하는 공정을 구비하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체소자의 제조방법을 도3a 내지 도3f에 도시한 수순단면도를 일 실시예로 하여 상세히 설명하면 다음과 같다.
먼저, 도3a에 도시한 바와같이 반도체기판(11)의 상부에 버퍼산화막(12)과 질화막(13)을 형성한 후, 사진식각공정을 통해 일부를 식각하고, 계속해서 반도체기판(11)을 소정깊이로 식각하여 트렌치를 형성한 다음 트렌치에 산화막(14)을 채워서 평탄화한다.
그리고, 도3b에 도시한 바와같이 상기 질화막(13)과 버퍼산화막(12)을 제거하여 트렌치에 채워진 산화막(14)이 반도체기판(11)의 표면보다 돌출되도록 한다. 이때, 산화막(14)이 돌출되는 높이는 500Å∼1000Å 정도가 되도록 상기 질화막(13)이 형성되는 두께를 조절하여야 하며, 산화막(14)은 질화막(13)과 버퍼산화막(12)의 제거로 인해 상부 가장자리가 패이게 된다.
그리고, 도3c에 도시한 바와같이 상기 구조물의 상부전면에 절연막을 형성한 후, 선택적으로 식각하여 상기 산화막(14)의 측벽(15)을 형성한다. 이때, 측벽(15)은 상기 산화막(14)의 상부 가장자리가 패인 영역을 채우기 위하여 형성한다.
그리고, 도3d에 도시한 바와같이 반도체기판(11)의 상부에 게이트산화막(16)을 형성하고, 그 게이트산화막(16)과 산화막(14)의 상부에 하부도전층(17)을 증착한 후, 상기 산화막(14)이 노출되도록 평탄화한다. 이때, 평탄화는 에치-백(etch-back)이나 화학기계적 연마(chemical mechanical polishing : CMP)를 통해 실시한다.
그리고, 도3e에 도시한 바와같이 상기 하부도전층(17) 및 노출된 산화막(14)의 상부에 상부도전층(18)과 캡절연막(19)을 형성한다.
그리고, 도3f에 도시한 바와같이 상기 캡절연막(19)과 상부도전층(18)을 제1게이트 마스크를 이용한 사진식각공정을 통해 패터닝하고, 계속해서 하부도전층(17) 및 게이트산화막(16)을 다른 식각재료(recipe)로 패터닝하여 반도체기판(11) 상에는 게이트산화막(16), 하부도전층(17), 상부도전층(18) 및 캡절연막(19)이 적층된 제1게이트를 형성하고, 산화막(14) 상에는 상부도전층(18)과 캡절연막(19)이 적층된 제1게이트를 이격 형성한다.
한편, 도4는 도3f의 X-X선 단면도로서, 이에 도시한 바와같이 산화막(14) 상에서는 하부도전층(17)이 형성되지 않음에 따라 상부도전층(18)의 측면만 노출되므로, 제1게이트의 측면면적을 줄일 수 있게 되어 인접하는 다른 도전층과의 기생 커패시턴스를 최소화할 수 있게 된다.
상술한 바와같이 본 발명에 의한 반도체소자의 제조방법은 트렌치에 채워진 산화막의 상부 가장자리가 패인영역을 측벽을 통해 채워서 누설전류의 발생원을 차단함과 아울러 제1게이트간 이격영역의 폭이 협소해짐에 따른 소자특성 열화를 방지할 수 있고, 트렌치의 상부에 하부도전층과 캡절연막이 적층된 제1게이트를 형성함에 따라 단차를 줄일 수 있게 되므로, 하부도전층을 충분한 두께로 형성할 수 있게 되어 캡절연막과 상부도전층의 과도식각을 적용하기 용이하고, 또한 식각시에 발생하는 플라즈마에 의한 게이트산화막의 손상에 대해 충분히 버퍼링 할 수 있으며, 트렌치 상에는 하부도전층이 형성되지 않음에 따라 제1게이트의 측면면적이 얇아져 인접하는 다른 도전층과의 기생 커패시턴스를 최소화할 수 있는 효과가 있다.

Claims (2)

  1. 반도체기판의 상부에 버퍼산화막과 질화막을 형성한 후, 사진식각공정을 통해 일부를 식각하고, 계속해서 반도체기판을 일정한 깊이로 식각하여 트렌치를 형성하는 공정과; 상기 트렌치에 산화막을 채우고 평탄화한 후, 상기 질화막과 버퍼산화막을 제거하여 트렌치에 채워진 산화막을 반도체기판의 표면보다 돌출시키는 공정과; 상기 구조물의 상부전면에 절연막을 형성한 후, 선택적으로 식각하여 반도체기판의 표면보다 돌출된 상기 산화막의 측벽을 형성하는 공정과; 상기 반도체기판의 상부에 게이트산화막을 형성하고, 그 게이트산화막과 산화막의 상부에 하부도전층을 증착한 후, 산화막이 노출되도록 평탄화하는 공정과; 상기 하부도전층 및 노출된 산화막의 상부에 상부도전층과 캡절연막을 형성하는 공정과; 상기 캡절연막과 상부도전층을 제1게이트 마스크를 이용한 사진식각공정을 통해 패터닝하고, 계속해서 하부도전층 및 게이트산화막을 패터닝하여 반도체기판 상에는 게이트산화막, 하부도전층, 상부도전층 및 캡절연막이 적층된 제1게이트를 형성하고, 산화막 상에는 상부도전층과 캡절연막이 적층된 제1게이트를 이격 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1항에 있어서, 상기 반도체기판보다 돌출된 산화막의 돌출되는 높이는 500Å∼1000Å이 되도록 상기 질화막의 형성두께를 조절하는 것을 특징으로 하는 반도체소자의 제조방법.
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