KR20190017489A - 반도체 소자 - Google Patents

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    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Abstract

반도체 소자는, 기판 상에 제1 층간 절연막이 구비된다. 상기 제1 층간 절연막 상에 제2 층간 절연막이 구비된다. 상기 제1 및 제2 층간 절연막들을 관통하여 기판 상에 배치되고, 하부는 제1 폭을 갖고, 상부는 제1 폭보다 큰 폭을 가지면서 상부로 갈수록 폭이 증가되는 제2 폭을 갖는 게이트 구조물이 구비된다. 상기 게이트 구조물의 측벽 상에는 상부폭이 하부폭보다 좁은 형상을 갖는 스페이서 구조물이 구비된다. 상기 반도체 소자는 우수한 전기적 특성을 가질 수 있다.

Description

반도체 소자 {A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근에는, 고집적화된 고성능의 트랜지스터를 포함하는 반도체 소자가 요구되고 있다. 상기 트랜지스터는 금속 게이트 구조물을 포함할 수 있다.
본 발명의 과제는 금속 게이트 구조물을 포함하는 반도체 소자를 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 제1 층간 절연막이 구비된다. 상기 제1 층간 절연막 상에 제2 층간 절연막이 구비된다. 상기 제1 및 제2 층간 절연막들을 관통하여 기판 상에 배치되고, 하부는 제1 폭을 갖고, 상부는 제1 폭보다 큰 폭을 가지면서 상부로 갈수록 폭이 증가되는 제2 폭을 갖는 게이트 구조물이 구비된다. 상기 게이트 구조물의 측벽 상에는, 상부폭이 하부폭보다 좁은 형상을 갖는 스페이서 구조물이 구비된다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 제1 영역 및 제2 영역을 포함하는 기판 상에 제1 층간 절연막이 구비된다. 상기 제1 층간 절연막 상에 제2 층간 절연막이 구비된다. 상기 제1 영역의 기판 상에 상기 제1 및 제2 층간 절연막들을 관통하고, 하부는 제1 폭을 갖고, 상부는 제1 폭보다 큰 폭을 가지면서 상부로 갈수록 폭이 증가되는 제2 폭을 갖는 제1 게이트 구조물들이 구비된다. 상기 제1 게이트 구조물들의 측벽 상에 제1 스페이서 구조물이 구비된다. 상기 제2 영역의 기판 상에 상기 제1 및 제2 층간 절연막을 관통하고, 하부는 제3 폭을 갖고, 상부는 제3 폭보다 큰 폭을 가지면서 상부로 갈수록 폭이 증가되는 제4 폭을 갖는 제2 게이트 구조물들이 구비된다. 상기 제2 게이트 구조물들의 측벽 상에, 상기 제1 스페이서 구조물과 다른 높이를 갖는 제2 스페이서 구조물이 구비된다. 상기 제1 게이트 구조물들 간의 제1 간격은 상기 제2 게이트 구조물들 간의 제2 간격보다 더 좁을 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 제1 층간 절연막이 구비된다. 제1 층간 절연막 상에 제2 층간 절연막이 구비된다. 상기 제1 및 제2 층간 절연막을 관통하여 기판 상에 배치되고, 하부는 제1 폭을 갖고, 상부는 제1 폭보다 큰 폭을 가지면서 상부로 갈수록 폭이 증가되는 제2 폭을 갖는 게이트 구조물이 구비된다. 상기 게이트 구조물의 측벽 상에 스페이서 구조물이 구비된다. 상기 스페이서 구조물의 상부와 하부는 산소 농도가 서로 다를 수 있다.
예시적인 실시예들에 따르면, 고집적화된 고성능의 트랜지스터를 제공할 수 있다.
도 1은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 2는 예시적인 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 3은 다른 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 4 내지 도 17은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 18은 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 19 내지 도 23은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다. 도 2는 예시적인 실시예에 따른 반도체 소자를 나타내는 평면도이다. 도 3은 다른 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 1 및 2를 참조하면, 기판(100) 표면으로부터 돌출되는 액티브 패턴들(100a)이 구비될 수 있다. 상기 액티브 패턴들(100a) 상에, 상기 액티브 패턴들(100a)과 교차하는 방향으로 연장되는 게이트 구조물(134)이 구비될 수 있다. 상기 게이트 구조물(134)의 측벽에는 스페이서 구조물(114a)이 구비될 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
상기 액티브 패턴(100a)은 상기 기판(100) 표면으로부터 돌출될 수 있다. 상기 액티브 패턴(100a)은 기판(100) 상면에 평행한 제1 방향으로 연장될 수 있다. 상기 액티브 패턴(100a)은 상기 제1 방향과 교차하는 제2 방향으로 복수개가 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 제1 및 제2 방향들은 서로 직교할 수 있다.
상기 액티브 패턴들(100a) 사이에는 소자 분리막(102)이 구비될 수 있다. 상기 소자 분리막(102)은 상기 액티브 패턴들(100a) 사이의 트렌치의 하부를 채울 수 있다. 상기 소자 분리막(102)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 액티브 패턴(100a)에서, 상기 소자 분리막(102)에 의해 측벽이 커버되지 않는 부위는 실질적인 액티브 영역으로 제공될 수 있다.
일부 실시예에서, 상기 액티브 패턴(100a)은 구비되지 않을 수 있다. 이 경우, 상기 기판(100)에 형성된 트렌치 내에 소자 분리막(102)이 구비될 수 있다. 상기 기판(100) 상에는 플라나(Planar)형의 트랜지스터가 형성될 수 있다.
상기 액티브 패턴들(100a) 및 소자 분리막(102) 상에는 제1 층간 절연막(116b)이 구비될 수 있다. 상기 제1 층간 절연막(116b)의 상부면은 실질적으로 평탄할 수 있다. 상기 제1 층간 절연막(116b)의 상부면은 상기 액티브 패턴(100a)의 상부면보다 높게 위치할 수 있다. 따라서, 상기 제1 층간 절연막(116b)은 상기 액티브 패턴(100a)을 덮을 수 있다.
상기 제1 층간 절연막(116b)은 실리콘 산화물을 포함할 수 있다. 상기 제1 층간 절연막(116b)은 갭 매립 특성이 우수한 실리콘 산화물이 포함될 수 있다.
상기 제1 층간 절연막(116b) 상에는 제2 층간 절연막(118)이 구비될 수 있다. 상기 제2 층간 절연막(118)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 상기 제2 층간 절연막(118)은 상기 제1 층간 절연막(116b)보다 높은 식각 내성 및 높은 강도를 가질 수 있다.
상기 제1 및 제2 층간 절연막들(116b, 118)에는, 상기 제1 및 제2 층간 절연막들(116b, 118)을 관통하여 상기 액티브 패턴(100a)의 상부면 및 측벽을 노출하는 제1 개구부가 포함될 수 있다. 상기 제1 개구부에는 상기 액티브 패턴(100a)의 상부면 및 측벽이 노출될 수 있다.
상기 제1 개구부 내부에는 상기 게이트 구조물(134)이 구비될 수 있다. 상기 게이트 구조물(134)은 상기 복수의 액티브 패턴들(100a)을 가로지르면서 상기 제2 방향으로 연장될 수 있다.
상기 게이트 구조물(134)은 하부 게이트 구조물(128), 상부 게이트 구조물(130a) 및 하드 마스크(132)가 적층되는 구성을 가질 수 있다. 상기 하부 게이트 구조물(128)은 상기 제1 개구부의 하부를 채울 수 있다. 상기 하부 게이트 구조물(128)은 게이트 절연막(122a) 및 게이트 전극막들(125a, 125b, 125c, 125d)을 포함할 수 있다.
상기 게이트 전극막들(125a, 125b, 125c, 125d)은 상기 제1 개구부 측벽 및 저면의 프로파일을 따라 형성될 수 있다. 상기 게이트 절연막(122a)은 금속 산화물을 포함할 수 있다. 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다. 상기 게이트 전극막들(125a, 125b, 125c, 125d)은 금속 또는 금속 질화물을 포함할 수 있다. 상기 게이트 전극막들(125a, 125b, 125c, 125d)은 적층 구조를 가질 수 있다. 예를들어, 상기 게이트 전극막들(125a, 125b, 125c, 125d)은 적어도 하나의 문턱전압 조절을 위한 전극막 및 저항 감소를 위한 전극막을 포함할 수 있다.
예시적인 실시예에서, 상기 게이트 전극막들(125a, 125b, 125c, 125d)은 제1 게이트 전극막(125a), 제2 게이트 전극막(125b), 제3 게이트 전극막(125c) 및 제4 게이트 전극막(125d)을 포함할 수 있다. 상기 제1 내지 제3 게이트 전극막들(125a, 125b, 125c)은 상기 게이트 절연막(122a) 상에 순차적으로 적층될 수 있다. 또한, 상기 제1 내지 제3 게이트 전극막들(125a, 125b, 125c)은 상기 개구부의 측벽 및 저면의 프로파일을 따라 형성될 수 있다. 상기 제4 게이트 전극막(125d)은 상기 제3 게이트 전극막(125c) 상에 구비되고, 상기 제3 게이트 전극막(125c)에 의해 생성된 공간을 채울 수 있다.
상기 제1 게이트 전극막(125a)은 Ti, TiN, Ta, TaN 등을 포함할 수 있다. 상기 제2 게이트 전극막(125b)은 TiAlC, TiAlCN, TiAlSiCN 등을 포함할 수 있다. 상기 제3 게이트 전극막(125c)은 Ti, TiN, Ta, TaN 등을 포함할 수 있다. 상기 제4 게이트 전극막(125d)은 알루미늄(Al), 구리(Cu) 등을 포함할 수 있다. 이 경우, 상기 제1 내지 제3 게이트 전극막들(125a, 125b, 125c)은 문턱전압 조절을 위한 전극막으로 제공되고, 상기 제4 게이트 전극막(125d)은 저항 감소를 위한 전극막으로 제공될 수 있다.
상기 상부 게이트 구조물(130a)은 상기 하부 게이트 구조물(128) 상에 구비될 수 있다. 상기 상부 게이트 구조물(130a)은 저항 감소를 위하여 제공될 수 있다. 따라서, 상기 상부 게이트 구조물(130a)은 상기 제4 게이트 전극막(125d)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 하드 마스크(132)는 상기 상부 게이트 구조물(130a) 상에 구비되고, 상기 제1 개구부 내부를 채울 수 있다.
상기 게이트 구조물(134)은 상부와 하부의 폭이 서로 다를 수 있다. 상기 게이트 구조물(134)의 상부의 폭은 상기 게이트 구조물(134)의 하부의 폭보다 더 넓을 수 있다.
상기 게이트 구조물(134)의 측벽에는 스페이서 구조물(114a)이 구비될 수 있다. 상기 스페이서 구조물(114a)은 상기 게이트 구조물의 측벽으로부터 적층되는 복수의 스페이서들(108a, 110a, 112a)을 포함할 수 있다. 상기 스페이서 구조물(114a)에 포함되는 스페이서들(108a, 110a, 112a) 중 적어도 하나는 실리콘 질화물보다 낮은 유전율을 갖는 저유전 물질을 포함할 수 있다. 상기 저유전 물질은 예를들어, SiOCN, SiOC 등을 포함할 수 있다.
예시적인 실시예에서, 상기 스페이서 구조물(114a)은 상기 게이트 구조물(134)의 측벽으로부터 순차적으로 제1 스페이서(108a), 제2 스페이서(110a) 및 제3 스페이서(112a)가 적층될 수 있다. 상기 제1 스페이서(108a)는 실리콘 질화물을 포함할 수 있다. 상기 제2 스페이서(110a)는 저유전 물질을 포함할 수 있다. 상기 제3 스페이서(112a)는 실리콘 질화물을 포함할 수 있다.
일부 실시예에서, 상기 스페이서 구조물(114a)은 2개의 스페이서들이 적층되는 구조 또는 4개 이상의 스페이서들이 적층되는 구조를 가질 수도 있다.
예시적인 실시예에서, 상기 스페이서 구조물(114a)은 상기 게이트 구조물(134)의 측벽을 모두 덮을 수 있다.
일부 실시예에서, 도 3에 도시된 것과 같이, 상기 스페이서 구조물(114a)은 상기 게이트 구조물(134)의 상부 측벽의 일부를 덮지 않을 수 있다. 이 경우, 상기 스페이서 구조물(114a)의 상부면은 상기 게이트 구조물(134)의 상부면보다 낮을 수 있다. 그러나, 상기 스페이서 구조물(114a)의 상부면은 상기 게이트 구조물(134) 내의 상부 게이트 구조물(130a)의 상부면보다 높을 수 있다. 따라서, 상기 스페이서 구조물(114a)은 상기 하부 및 상부 게이트 구조물들(128, 130a)의 측벽을 덮을 수 있다.
상기 스페이서 구조물(114a)은 위치에 따라 산소 농도가 다를 수 있다. 상기 스페이서 구조물(114a)의 상부의 산소 농도는 상기 스페이서 구조물(114a) 하부의 산소 농도보다 더 높을 수 있다. 예시적인 실시예에서, 상기 스페이서 구조물(114a)은 상부로부터 하부로 갈수록 산소 농도가 점진적으로 감소될 수 있다. 상기 스페이서 구조물(114a)의 하부에는 산소가 거의 없을 수 있다.
상기 스페이서 구조물(114a)은 상부 및 하부에서 폭이 다를 수 있다. 상기 스페이서 구조물(114a)의 상부폭은 상기 스페이서 구조물(114a) 하부폭보다 더 작을 수 있다. 상기 스페이서 구조물(114a)의 하부는 일정한 폭을 가질 수 있고, 상기 스페이서 구조물(114a)의 상부는 점진적으로 감소되는 폭을 가질 수 있다. 상기 스페이서 구조물(114a)의 상부의 양 측은 각각 경사를 가질 수 있고, 상기 경사는 서로 다른 방향의 기울기를 가질 수 있다. 즉, 상기 스페이서 구조물(114a)의 상부를 단면도에서 볼 때, 상기 스페이서 구조물의 양 측벽으로부터 중심 부위까지의 거리는 상부로 갈수록 점진적으로 감소될 수 있다.
이하에서, 상기 스페이서 구조물(114a)은 상기 제1 층간 절연막(116b)의 상부면으로부터 돌출되는 부위를 상기 스페이서 구조물(114a)의 상부로 정의할 수 있다. 그러므로, 상기 돌출된 부위는 상부폭이 하부폭보다 더 좁을 수 있다. 상기 돌출된 부위는 하부로부터 상부로 갈수록 폭이 점진적으로 감소될 수 있다.
상기 게이트 구조물(134)의 폭은 상기 게이트 구조물(134)의 측벽과 접하고 있는 스페이서 구조물(114a)의 형상에 따라 달라질 수 있다. 그러므로, 상기 스페이서 구조물(114a)의 상부 부위에서는, 상기 스페이서 구조물(114a)과 접하는 게이트 구조물(134)의 폭이 증가될 수 있다.
따라서, 상기 게이트 구조물(134)의 하부는 제1 폭을 가질 수 있고, 상기 게이트 구조물(134)의 상부는 상기 제1 폭보다 넓은 제2 폭을 가질 수 있다. 상기 제1 폭은 일정할 수 있고, 상기 제2 폭은 상부로 갈수록 점진적으로 증가될 수 있다. 상기 게이트 구조물(134)의 상부 측벽은 경사를 가질 수 있다.
상기 게이트 구조물(134)의 상부폭이 확장된 형상을 가짐으로써, 상기 게이트 구조물(134)을 용이하게 형성할 수 있다.
상기 게이트 구조물(134)의 사이에는 상기 제1 및 제2 층간 절연막들(116b, 118)을 관통하여 상기 액티브 패턴(100a)의 상부면과 접촉하는 콘택 플러그(136)가 구비될 수 있다.
상기 스페이서 구조물(114a)의 상부의 폭이 감소되므로, 상기 콘택 플러그(136)와 상기 스페이서 구조물(114a)의 상부 간의 거리가 증가될 수 있다. 또한, 상기 스페이서 구조물(114a)의 유전율에 의한 영향이 감소될 수 있다. 따라서, 상기 스페이서 구조물(114a)에 의한 상기 콘택 플러그(136)와 상기 게이트 구조물(134) 사이의 기생 커패시턴스가 감소될 수 있다. 그러므로, 상기 콘택 플러그(136)의 유효 저항이 감소될 수 있다.
도 4 내지 도 17은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4의 좌측도는 제2 방향으로 절단한 단면도이고, 우측도는 제1 방향으로 절단한 단면도이다. 도 5 내지 도 17은 제1 방향으로 절단한 단면도들이다.
도 4를 참조하면, 기판(100)의 상부의 일부를 이방성 식각하여 트렌치(101)를 형성한다. 상기 기판(100) 상에 상기 트렌치(101)가 형성됨에 따라, 상기 기판(100)에는 핀(fin) 형상의 액티브 패턴들(100a)이 형성될 수 있다. 상기 액티브 패턴들(100a)은 상기 제1 방향으로 연장될 수 있다. 상기 트렌치(101)의 하부를 채우는 소자 분리막(102)을 형성할 수 있다. 이 경우, 후속 공정들을 수행하여 핀형 트랜지스터를 형성할 수 있다.
상기 기판(100)이 단결정 반도체 물질을 포함하고, 이에 따라 상기 액티브 패턴(100a)의 물질은 단결정성을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 소자 분리막(102)은 상기 트렌치(101)를 충분히 채우는 절연막을 기판(100) 상에 형성하고, 상기 액티브 패턴(100a) 상면이 노출될 때까지 상기 절연막을 평탄화한다. 이 후, 상기 액티브 패턴(100a)의 상부 측벽이 노출되도록 상기 절연막의 상부를 제거함으로써 형성될 수 있다. 상기 절연막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 소자 분리막(102)은 복합막 구조를 가질 수도 있다. 즉, 상기 소자 분리막(102)은 상기 트렌치(101)의 내벽 상에 컨포멀하게 절연 라이너들을 형성하고, 상기 절연 라이너 상에 상기 트렌치(101)의 내부를 일부 채우는 절연막 패턴을 포함하도록 형성될 수 있다. 상기 절연 라이너는 예를들어, 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다.
다른 실시예에서, 기판(100)에 액티브 패턴을 형성하는 공정이 수행되지 않을 수 있다. 이 경우, 상기 기판의 상부의 일부를 이방성 식각하여 트렌치(101)를 형성하고, 상기 트렌치(101)의 내부를 완전히 채우는 소자 분리막(102)을 형성할 수 있다. 이 경우, 후속 공정들을 수행하여 플라나(planar) 형 트랜지스터를 형성할 수 있다.
도 5를 참조하면, 상기 액티브 패턴들(100a) 및 소자 분리막(102) 상에 더미 게이트 절연막 패턴(도시안됨), 더미 게이트 전극(104) 및 하드 마스크(106)가 적층된 더미 게이트 구조물(107)을 형성한다. 상기 더미 게이트 구조물(107)의 측벽 상에 복수의 예비 스페이서들를 포함하는 예비 스페이서 구조물(114)을 형성한다.
구체적으로, 상기 액티브 패턴(100a) 및 소자 분리막(102) 상에 컨포멀하게 더미 게이트 절연막(도시안됨)을 형성한다. 상기 더미 게이트 절연막은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 더미 게이트 절연막은 열산화 공정, 화학 기상 증착공정 또는 원자층 적층 공정을 통해 형성할 수 있다. 상기 더미 게이트 절연막 상에 더미 게이트 전극막을 형성한다. 상기 더미 게이트 전극막은 상기 트렌치들 사이를 충분하게 채울 수 있다. 또한, 상기 더미 게이트 전극막의 상부면은 상기 액티브 패턴(100a)의 상부면보다 더 높게 위치할 수 있다. 상기 더미 게이트 전극막은 폴리실리콘을 포함할 수 있다. 상기 더미 게이트 전극막은 화학 기상 증착공정 또는 원자층 적층 공정을 통해 형성할 수 있다. 상기 더미 게이트 전극막 상에 하드 마스크(106)를 형성하고, 상기 하드 마스크(106)를 식각 마스크로 사용하여 상기 더미 게이트 전극막 및 더미 게이트 절연막을 패터닝한다.
따라서, 상기 더미 게이트 절연막 패턴, 상기 더미 게이트 전극(104) 및 하드 마스크(106)가 적층되는 상기 더미 게이트 구조물(107)을 형성한다.
상기 더미 게이트 구조물(107)은 복수의 액티브 패턴들(100a)을 가로지르면서 연장될 수 있다. 예시적인 실시예들에 있어서, 상기 더미 게이트 구조물(107)은 상기 제2 방향으로 연장될 수 있다. 상기 더미 게이트 구조물(107)은 복수개로 형성될 수 있고, 상기 제1 방향으로 서로 이격되면서 형성될 수 있다.
상기 예비 스페이서 구조물(114)에 포함되는 예비 스페이서들 중 적어도 하나는 실리콘 질화물보다 낮은 유전율을 갖는 저유전 물질을 포함할 수 있다. 상기 저유전 물질은 예를들어, SiOCN, SiOC 등을 포함할 수 있다.
예시적인 실시예에서, 상기 예비 스페이서 구조물(114)은 상기 더미 게이트 구조물(107)의 측벽으로부터 순차적으로 적층되는 제1, 제2 및 제3 예비 스페이서들(108, 110, 112)을 포함할 수 있다. 상기 예비 스페이서 구조물(114)의 상부면은 경사를 가짐으로써 라운드된 형상을 가질 수 있다. 즉, 상기 예비 스페이서 구조물(114)의 상부폭은 하부폭보다 더 좁을 수 있다. 또한, 상기 예비 스페이서 구조물(114)은 상기 더미 게이트 구조물(107)의 측벽과 접하는 부위에서 높이가 가장 높고, 측방으로 갈수록 높이가 점점 낮아질 수 있다.
구체적으로, 상기 더미 게이트 구조물(107), 액티브 패턴(100a) 및 소자 분리막(도 4, 102)의 표면 상에 컨포멀하게 제1 스페이서막을 형성하고, 이를 이방성 식각하여 제1 예비 스페이서(108)를 형성한다. 도시하지는 않았지만, 상기 제1 예비 스페이서(108)를 형성한 다음, 불순물을 주입하여 소스/드레인 영역을 형성할 수 있다. 상기 제1 예비 스페이서(108), 더미 게이트 구조물(107), 액티브 패턴(100a) 및 소자 분리막의 표면 상에 제2 스페이서막을 형성하고 이를 이방성 식각하여 제2 예비 스페이서(110)를 형성한다. 상기 제2 예비 스페이서(110), 더미 게이트 구조물(107), 액티브 패턴(100a) 및 소자 분리막의 표면 상에 제3 스페이서막을 형성하고 이를 이방성 식각하여 제3 예비 스페이서(112)를 형성한다. 따라서, 상기 제1 내지 제3 예비 스페이서들(108, 110, 112)을 포함하는 예비 스페이서 구조물(114)을 형성한다.
다른 예로, 상기 제1 스페이서막, 제2 스페이서막 및 제3 스페이서막을 순차적으로 형성한 다음, 상기 제1, 제2 및 제3 스페이서막을 이방성 식각할 수 있다. 따라서, 상기 제1 내지 제3 예비 스페이서들(108, 110, 112)을 포함하는 예비 스페이서 구조물(114)을 형성할 수도 있다.
상기 제1 예비 스페이서(108)는 실리콘 질화물을 포함할 수 있다. 상기 제2 예비 스페이서(110)는 저유전 물질을 포함할 수 있다. 상기 제3 예비 스페이서(112)는 실리콘 질화물을 포함할 수 있다.
일부 실시예에서, 상기 예비 스페이서 구조물(114)은 2개의 예비 스페이서들이 적층되는 구조 또는 4개 이상의 예비 스페이서들이 적층되는 구조를 가질 수 있다.
도 6을 참조하면, 상기 더미 게이트 구조물(107)들 사이를 충분하게 채우는 제1 예비 층간 절연막(116)을 형성한다. 상기 더미 게이트 전극이 상부면이 노출될 때까지 제1 예비 층간 절연막(116)을 평탄화한다. 즉, 상기 평탄화 공정에서 상기 하드 마스크(106)는 제거될 수 있다.
상기 제1 예비 층간 절연막(116)은 실리콘 산화물을 포함할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 포함할 수 있다. 상기 제1 예비 층간 절연막(116)은 좁은 간격을 갖는 상기 더미 게이트 구조물(107)들 사이에 보이드 없이 형성되어야 한다. 그러므로, 상기 제1 예비 층간 절연막(116)은 갭 매립 특성이 우수한 실리콘 산화물이 포함될 수 있다. 상기 제1 예비 층간 절연막(116)은 화학기상 증착공정, 스핀 온 글라스(SOG) 공정 또는 원자층 적층 공정을 통해 형성할 수 있다.
도 7을 참조하면, 상기 제1 예비 층간 절연막(116)의 상부를 일부 제거하여 제2 예비 층간 절연막(116a)을 형성한다. 상기 제1 예비 층간 절연막(116)의 상부가 제거됨에 따라, 상기 예비 스페이서 구조물(114)의 상부가 노출될 수 있다. 이 때, 상기 제2 예비 층간 절연막(116a)의 높이가 낮아질수록 상기 예비 스페이서 구조물(114)의 노출되는 부위가 증가될 수 있다.
상기 예비 스페이서 구조물(114)이 노출되는 부위의 제3 방향의 높이에 따라, 후속 공정에서 형성되는 게이트 구조물의 상부의 확장되는 부위의 폭 및 확장되는 부위의 높이 등이 조절될 수 있다. 상기 제3 방향은 상기 기판(100) 표면과 수직한 방향일 수 있다. 예를들어, 상기 예비 스페이서 구조물(114)의 노출되는 부위가 증가되면, 상기 후속 공정의 게이트 구조물의 상부의 확장되는 부위의 폭 및 상기 확장되는 부위의 제3 방향의 높이도 함께 증가될 수 있다.
도 8을 참조하면, 상기 제2 예비 층간 절연막(116a), 더미 게이트 전극(104) 및 예비 스페이서 구조물(114)의 노출된 표면 상에 산소 플라즈마 공정을 수행한다.
상기 산소 플라즈마 공정에 의해 상기 예비 스페이서 구조물(114)의 노출된 부위에 산소가 공급되어 상기 예비 스페이서 구조물(114)의 표면이 산화될 수 있다. 또한, 상기 예비 스페이서 구조물(114)의 노출된 표면부위는 산소의 농도는 상기 예비 스페이서 구조물(114)의 노출되지 않은 부위의 산소 농도보다 더 높을 수 있다. 즉, 상기 예비 스페이서 구조물(114)의 상부의 산소 농도는 상기 예비 스페이서 구조물(114)의 하부의 산소 농도보다 더 높을 수 있다. 또한, 상기 예비 스페이서 구조물(114)의 노출된 표면으로부터 상기 제3 방향으로 하부로 갈수록 산소의 농도가 감소될 수 있다.
한편, 상기 산소 플라즈마 공정을 수행할 때, 상기 더미 게이트 전극(104)의 표면은 거의 산화되지 않도록 할 수 있다.
도 9를 참조하면, 상기 제2 예비 층간 절연막(116a)의 상부를 일부 제거하여 제1 층간 절연막(116b)을 형성한다.
상기 제2 예비 층간 절연막(116a)을 식각하는 공정에서, 상기 예비 스페이서 구조물(114)의 산화된 부위는 상기 예비 스페이서 구조물(114)의 다른 부위보다 더 높은 식각율을 가질 수 있다. 따라서, 상기 제2 예비 층간 절연막(116a)이 식각되는 동안, 상기 예비 스페이서 구조물(114)의 산화된 부위도 함께 식각될 수 있다. 상기 예비 스페이서 구조물(114)이 일부 식각됨에 따라, 상기 더미 게이트 전극(104)의 측벽 상에 스페이서 구조물(114a)이 형성될 수 있다. 상기 더미 게이트 전극(104)의 상부는 상기 스페이서 구조물(114a)에 의해 커버되지 않고 노출될 수 있다.
이 전 공정의 상기 제2 예비 층간 절연막(116a)의 상부면 높이에 따라, 상기 예비 스페이서 구조물(114)이 노출되는 상부 부위의 높이가 달라질 수 있다. 그러므로, 상기 산소 플라즈마에 의해 상기 예비 스페이서 구조물(114)이 산화되는 부위도 달라질 수 있다. 상기 예비 스페이서 구조물(114)의 산화되는 부위가 증가될수록 상기 식각 공정을 통해 상기 예비 스페이서 구조물(114)이 더 많이 식각될 수 있다. 그러므로, 상기 제2 예비 층간 절연막(116a)의 상부면 높이를 조절함으로써, 상기 스페이서 구조물(114a)의 높이를 조절할 수 있다.
상기 스페이서 구조물(114a)은 상기 제1 층간 절연막(116b)상부면으로부터 돌출되는 형상을 가질 수 있다. 상기 스페이서 구조물(114a)에서 상기 제1 층간 절연막(116b) 상에 돌출되는 부위는 라운드된 형상을 가질 수 있다. 상기 스페이서 구조물(114a)의 상기 돌출된 부위는 상부폭이 하부폭보다 더 좁을 수 있다. 상기 돌출된 부위는 상기 더미 게이트 전극(104)의 측벽과 접하는 부위에서 상기 제3 방향으로 높이가 가장 높고, 측방으로 갈수록 상기 제3 방향으로의 높이가 점점 낮아질 수 있다.
도 10을 참조하면, 상기 제1 층간 절연막(116b), 스페이서 구조물(114a) 및 더미 게이트 전극(104) 상에 제2 층간 절연막(118)을 형성한다.
구체적으로, 상기 더미 게이트 전극들(104) 사이를 채우도록 제2 층간 절연막(118)을 형성할 수 있다. 상기 더미 게이트 전극(104)의 상부면이 노출되도록 상기 제2 층간 절연막(118)을 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 포함할 수 있다.
상기 제2 층간 절연막(118)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 상기 제2 층간 절연막(118)은 상기 제1 층간 절연막(116b)보다 높은 식각 내성 및 높은 강도를 가질 수 있다.
상기 제2 층간 절연막(118)은 화학기상 증착공정 또는 원자층 적층 공정을 통해 형성할 수 있다.
도 11을 참조하면, 상기 더미 게이트 전극(104)의 상부를 일부 제거하는 제1 식각 공정을 수행하여 제1 예비 개구부(120)를 형성한다.
예시적인 실시예에서, 상기 제1 식각 공정은 건식 식각을 포함할 수 있다. 상기 제1 식각 공정은 상기 더미 게이트 전극(104)에 대해 제1 식각율을 갖도록 수행될 수 있다.
상기 제1 예비 개구부(120)를 형성하기 위한 식각 공정에서, 상기 더미 게이트 전극(104)의 측벽과 인접하는 상기 제2 층간 절연막(118)이 일부 식각될 수 있다. 상기 제1 예비 개구부(120)에서, 상기 스페이서 구조물(114a)의 상부면보다 높게 위치하는 제2 부위는 상기 스페이서 구조물(114a)의 상부면보다 낮게 위치하는 제1 부위보다 더 넓은 폭을 가질 수 있다. 또한, 상기 제1 예비 개구부(120)의 제2 부위는 상부로 갈수록 폭이 점진적으로 증가될 수 있다. 상기 제1 예비 개구부(120)의 제2 부위의 측벽은 경사를 가질 수 있다.
도 12를 참조하면, 상기 제1 예비 개구부(120) 아래에 남아있는 상기 더미 게이트 전극(104)을 모두 제거하는 제2 식각 공정을 수행하여 제1 개구부(120a)를 형성한다.
예시적인 실시예에서, 상기 제2 식각 공정은 습식 식각을 포함할 수 있다. 상기 제2 식각 공정은 상기 더미 게이트 전극(104)에 대해 제1 식각율보다 낮은 제2 식각율을 갖도록 수행될 수 있다.
상기 제1 개구부(120a)의 저면에는 상기 액티브 패턴(100a)의 상부면 및 상부 측벽과 소자 분리막이 노출될 수 있다. 상기 제1 개구부(120a)는 상기 제2 방향으로 연장될 수 있다. 상기 제2 식각 공정에서 상기 액티브 패턴(100a) 표면의 데미지가 감소될 수 있다.
상기 제1 개구부(120a)에서, 상기 제1 층간 절연막(116b)의 상부면보다 높게 위치하는 제2 부위는 상기 제1 층간 절연막(116b)의 상부면보다 낮게 위치하는 제1 부위보다 넓은 폭을 가질 수 있다. 또한, 상기 제1 개구부(120a)의 제2 부위는 상부로 갈수록 폭이 점진적으로 증가될 수 있다. 상기 제1 개구부(120a)의 제2 부위의 측벽은 경사를 가질 수 있다.
또한, 상기 제1 개구부(120a)를 형성하는 동안, 상기 제1 개구부(120a) 내에 노출된 상기 스페이서 구조물(114a)의 제1 측의 상부가 일부 식각될 수 있다. 따라서, 상기 제1 개구부(120a)를 형성하면, 상기 스페이서 구조물(114a)의 제1 측의 상부의 폭이 감소될 수 있다. 또한, 상기 제1 개구부(120a)를 형성함에 따라, 상기 스페이서 구조물(114a)의 제1 측은 상기 더미 게이트 전극(104)에 의해 지지되지 않아서 상기 제1 측 부위의 스트레스가 감소될 수 있다.
이에 따라, 상기 스페이서 구조물(114a)은 하부폭보다 상부폭이 더 좁을 수 있다. 상기 스페이서 구조물(114a)의 상부폭은 상부로 갈수록 점진적으로 감소될 수 있다. 상기 스페이서 구조물(114a) 양 측의 상부 측벽은 서로 경사를 가질 수 있다. 상기 스페이서 구조물(114a)의 양 측의 경사는 서로 기울기의 방향이 다를 수 있다.
도 13을 참조하면, 상기 제1 개구부(120a) 및 제2 층간 절연막(118) 상에 게이트 구조물막(126)을 형성한다.
구체적으로, 상기 제1 개구부(120a)의 표면 및 제2 층간 절연막(118) 상에 컨포멀하게 제1 절연막(도시안됨)을 형성할 수 있다. 상기 제1 절연막은 실리콘 산화물을 포함할 수 있다. 상기 제1 절연막은 원자층 적층 공정, 화학 기상 증착 공정 또는 열산화 공정을 통해 형성할 수 있다. 상기 제1 절연막 상에 컨포멀하게 예비 게이트 절연막(122)을 형성한다. 상기 예비 게이트 절연막(122) 상에 상기 제1 개구부(120a)를 완전하게 채우도록 예비 게이트 전극막들(124a, 124b, 124c, 124d)을 형성한다.
상기 예비 게이트 절연막(122)은 금속 산화물을 포함할 수 있다. 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다. 상기 예비 게이트 절연막(122)은 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다.
상기 예비 게이트 전극막들(124a, 124b, 124c, 124d)은 금속 또는 금속 질화물을 포함할 수 있다. 상기 예비 게이트 전극막들(124a, 124b, 124c, 124d)은 상기 예비 게이트 절연막(122) 상에 컨포멀하게 적층될 수 있다. 예를들어, 상기 예비 게이트 전극막들(124a, 124b, 124c, 124d)은 적어도 하나의 문턱전압 조절을 위한 전극막 및 저항 감소를 위한 전극막을 포함할 수 있다.
예시적인 실시예에서, 상기 예비 게이트 전극막들(124a, 124b, 124c, 124d)은 제1 예비 게이트 전극막(124a), 제2 예비 게이트 전극막(124b), 제3 예비 게이트 전극막(124c) 및 제4 예비 게이트 전극막(124d)을 포함할 수 있다. 상기 제1 예비 게이트 전극막(124a)은 Ti, TiN, Ta, TaN 등을 포함할 수 있다. 상기 제2 예비 게이트 전극막(124b)은 TiAlC, TiAlCN, TiAlSiCN 등을 포함할 수 있다. 상기 제3 예비 게이트 전극막(124c)은 Ti, TiN, Ta, TaN 등을 포함할 수 있다. 상기 제4 예비 게이트 전극막(124d)은 알루미늄(Al), 구리(Cu) 등을 포함할 수 있다. 이 경우, 상기 제1 내지 제3 예비 게이트 전극막(124a, 124b, 124c)은 문턱전압 조절을 위한 전극막으로 제공되고, 상기 제4 예비 게이트 전극막(124d)은 저항 감소를 위한 전극막으로 제공될 수 있다.
이와같이, 상기 제1 개구부(120a) 내부에 예비 게이트 절연막(122) 및 복수의 예비 게이트 전극막들(124a, 124b, 124c, 124d)을 컨포멀하게 형성하면, 상기 예비 게이트 전극막들(124a, 124b, 124c, 124d)이 형성되는 동안 계속하여 상기 제1 개구부(120a)의 내부 폭이 감소될 수 있다. 따라서, 최종적으로 상기 제4 예비 게이트 전극막(124d)은 상기 제1 개구부(120a)의 좁은 내부에 채워지지 못할 수 있다.
그러나, 본 실시예에 따른 제1 개구부(120a)는 제2 부위의 폭이 상기 제1 부위의 폭보다 넓기 때문에, 상기 제1 개구부(120a) 내부에 상기 예비 게이트 절연막(122) 및 복수의 예비 게이트 전극막들(124a, 124b, 124c, 124d)을 용이하게 매립할 수 있다. 즉, 상기 제4 예비 게이트 전극막(124d)이 시임(seam)과 같은 불량 없이 상기 제1 개구부(120a) 내부에 채워질 수 있다.
또한, 상기 제4 예비 게이트 전극막(124d)을 상기 제1 개구부(120a) 내부에 채우기 위한 다른 별도의 공정들이 생략될 수 있다. 예를들어, 일반적으로, 상기 제4 예비 게이트 전극막(124d)을 형성하기 이 전에, 상기 제1 개구부 내부에 형성되어 있는 제1 내지 제3 예비 게이트 전극막들(124a, 124b, 124c)의 상부 일부를 식각하여 상기 제4 예비 게이트 전극막(124d)이 형성될 부위를 확장시키는 모따기 공정(champering process)을 수행할 수 있다. 그러나, 본 실시예에 의하면, 상기 모따기 공정이 생략될 수 있다.
도 14를 참조하면, 상기 제2 층간 절연막(118) 상에 형성된 예비 게이트 구조물막(126)을 제거하고, 계속하여 상기 제1 개구부(120a) 내부에 형성된 게이트 구조물막(126)의 일부를 식각한다. 따라서, 상기 제1 개구부(120a)의 하부를 채우는 하부 게이트 구조물(128)을 형성한다. 상기 하부 게이트 구조물은 게이트 절연막(122a), 제1 내지 제4 게이트 전극막들(125a, 125b, 125c, 125d)을 포함할 수 있다.
예시적인 실시예에서, 상기 하부 게이트 구조물(128)의 상부면은 상기 제1 층간 절연막(116b)의 상부면과 실질적으로 동일하거나 낮을 수 있다.
도 15를 참조하면, 상기 하부 게이트 구조물(128) 및 제2 층간 절연막(118) 상에, 상기 제1 개구부(120a) 내부를 완전하게 채우는 도전막을 형성한다. 상기 도전막은 금속 또는 금속 질화물을 포함할 수 있다.
상기 도전막은 저항 감소를 위하여 형성될 수 있다. 따라서, 상기 도전막은 상기 제4 게이트 전극막(125d)과 실질적으로 동일한 물질로 형성할 수 있다.
이 후, 상기 제2 층간 절연막(118)의 상부면이 노출되도록 상기 도전막을 평탄화하여 상기 하부 게이트 구조물(128) 상에 예비 상부 게이트 구조물(130)을 형성한다.
도 16을 참조하면, 상기 예비 상부 게이트 구조물(130)의 상부를 일부 식각하여 상부 게이트 구조물(130a)을 형성할 수 있다. 상기 상부 게이트 구조물(130a) 및 제2 층간 절연막(118) 상에, 상기 상부 게이트 구조물(130a)에 의해 형성된 상기 제1 개구부(120a) 내부를 채우는 하드 마스크막을 형성한다.
상기 제2 층간 절연막(118)의 상부면이 노출되도록 상기 하드 마스크막을 평탄화하여 상기 상부 게이트 구조물(130a) 상에 하드 마스크(132)를 형성할 수 있다. 상기 하드 마스크(132)는 실리콘 질화물, 실리콘 산 질화물을 포함할 수 있다.
상기 공정을 통해, 하부 게이트 구조물(128), 상부 게이트 구조물(130a) 및 하드 마스크(132)가 차례로 적층되는 게이트 구조물(134)을 형성할 수 있다.
상기 공정에서, 상기 스페이서 구조물(114a)의 상부면이 노출되도록 상기 제2 층간 절연막(118)의 상부면이 일부 제거될 수 있다. 따라서, 상기 스페이서 구조물(114a)은 상기 게이트 구조물(134)의 측벽을 덮을 수 있다. 이 경우, 상기 게이트 구조물(134)의 상부면은 스페이서 구조물(114a)의 상부면과 실질적으로 동일한 평면에 있을 수 있다.
일부 실시예에서, 도 3에 도시된 것과 같이, 상기 스페이서 구조물(114a)의 상부면이 노출되지 않도록 할 수 있다. 따라서, 상기 스페이서 구조물(114a)의 상부면은 제2 층간 절연막(118)에 의해 덮혀 있을 수 있다. 이 경우, 상기 스페이서 구조물(114a)은 상기 게이트 구조물(134)의 하부 측벽을 덮을 수 있다. 따라서, 상기 게이트 구조물(134)의 상부면은 상기 스페이서 구조물(114a)의 상부면보다 높게 위치할 수 있다.
상기 스페이서 구조물(114a)은 위치에 따라 산소 농도가 다를 수 있다. 상기 스페이서 구조물(114a)의 상부의 산소 농도는 상기 스페이서 구조물(114a) 하부의 산소 농도보다 더 높을 수 있다. 상기 스페이서 구조물(114a)은 위치에 따라 폭이 다를 수 있다. 상기 스페이서 구조물(114a)의 상부폭은 상기 스페이서 구조물(114a)의 하부폭보다 더 작을 수 있다.
상기 게이트 구조물(134)의 상부폭은 하부폭보다 더 넓을 수 있다. 상기 게이트 구조물(134)의 하부는 제1 폭을 가질 수 있고, 상기 게이트 구조물(134)의 상부는 상기 제1 폭보다 넓은 제2 폭을 가질 수 있다.
도 17을 참조하면, 상기 게이트 구조물(134)의 사이에는 상기 액티브 패턴(100a)의 상부면과 접촉하는 콘택 플러그(136)를 형성할 수 있다.
상기 스페이서 구조물(114a)의 상부폭이 감소되므로, 상기 콘택 플러그(136)와 상기 스페이서 구조물(114a)의 상부 간의 거리가 증가될 수 있다. 따라서, 상기 스페이서 구조물(114a)에 의한 상기 콘택 플러그(136)와 상기 게이트 구조물(134) 사이의 기생 커패시턴스가 감소될 수 있다.
도 18은 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 18의 반도체 소자는 기판의 위치에 따라 서로 다른 형상의 트랜지스터가 포함될 수 있다.
도 18을 참조하면, 기판(100)의 제1 영역(A)에는 제1 트랜지스터들이 구비될 수 있다. 상기 기판(100)의 제2 영역(B)에는 제2 트랜지스터들이 구비될 수 있다.
상기 제1 및 제2 영역(A, B)의 기판에는 액티브 패턴들(100a)이 구비될 수 있다.
상기 제1 트랜지스터는 제1 게이트 구조물(134) 및 제1 스페이서 구조물(114a)이 포함될 수 있다. 상기 제2 트랜지스터는 제2 게이트 구조물 (234)및 제2 스페이서 구조물(214a)이 포함될 수 있다.
예시적인 실시예에서, 상기 제1 트랜지스터는 도 1 및 2를 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
복수의 제1 게이트 구조물들(134) 사이의 간격과 복수의 제2 게이트 구조물들(234) 사이의 간격은 서로 다를 수 있다. 상기 복수의 제2 게이트 구조물들(234) 사이의 간격은 상기 복수의 제1 게이트 구조물들(134) 사이의 간격보다 더 넓을 수 있다.
예시적인 실시예에서, 상기 제1 게이트 구조물(134)과 상기 제2 게이트 구조물(234)의 폭은 서로 다를 수 있다. 일부 예시적인 실시예에서, 상기 제1 게이트 구조물(134)과 상기 제2 게이트 구조물(234)의 폭은 서로 동일할 수 있다.
상기 제1 스페이서 구조물(114a)은 상기 제1 게이트 구조물(134)의 측벽에 구비되고, 상기 제2 스페이서 구조물(214a)은 상기 제2 게이트 구조물(234)의 측벽에 구비될 수 있다. 상기 제1 스페이서 구조물(114a)의 높이는 상기 제2 스페이서 구조물(214a)의 높이와 서로 다를 수 있다.
상기 제1 및 제2 영역(A, B)의 기판(100) 상에는 제1 층간 절연막(116b)이 구비될 수 있다. 상기 제1 층간 절연막(116b)은 실리콘 산화물을 포함할 수 있다. 상기 제1 층간 절연막(116b)은 기판(100)의 제1 및 제2 영역들(A, B)에서 상부면의 높이가 다를 수 있다. 예시적인 실시예에서, 상기 제1 영역 상에 위치하는 상기 제1 층간 절연막(116b)은 제1 높이를 갖고, 상기 제2 영역 상에 위치하는 상기 제1 층간 절연막(116b)은 상기 제1 높이보다 낮은 제2 높이를 가질 수 있다.
상기 제1 층간 절연막(116b) 상에는 제2 층간 절연막(118)이 구비될 수 있다. 상기 제2 층간 절연막(118)은 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 상기 제2 층간 절연막(118)은 상기 제1 층간 절연막(116b)보다 높은 식각 내성 및 높은 강도를 가질 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 영역(A, B) 상에서 상기 제2 층간 절연막(118)의 상부면은 평탄할 수 있다. 따라서, 상기 제1 영역 상에 위치하는 상기 제2 층간 절연막(118)은 제3 높이를 갖고, 상기 제2 영역 상에 위치하는 상기 제2 층간 절연막(118)은 제3 높이보다 높은 제4 높이를 가질 수 있다.
상기 제1 영역(A) 상의 제1 및 제2 층간 절연막들(116b, 118)을 관통하여 제1 개구부가 포함되고, 상기 제2 영역(B) 상의 제1 및 제2 층간 절연막들(116b, 118)을 관통하여 제2 개구부가 포함될 수 있다. 상기 제1 및 제2 개구부 내에는 상기 액티브 패턴(100a)의 상부면 및 측벽이 노출될 수 있다.
상기 제1 개구부 내부에는 상기 제1 게이트 구조물(134)이 구비될 수 있다. 상기 제2 개구부 내부에는 상기 제2 게이트 구조물(234)이 구비될 수 있다.
상기 제1 게이트 구조물(134)은 제1 하부 게이트 구조물(128), 제1 상부 게이트 구조물(130) 및 하드 마스크(132)가 적층되는 구조를 가질 수 있다. 상기 제1 게이트 구조물(134)은 상부와 하부의 폭이 서로 다를 수 있다. 상기 제1 게이트 구조물(134)의 상부폭은 상기 제1 게이트 구조물(134)의 하부폭보다 더 넓을 수 있다.
상기 제1 스페이서 구조물(114a)은 복수의 스페이서들을 포함할 수 있다. 상기 제1 스페이서 구조물(114a)에 포함되는 스페이서들 중 적어도 하나는 실리콘 질화물보다 낮은 유전율을 갖는 저유전 물질을 포함할 수 있다.
상기 제1 게이트 구조물(134)의 하부는 제1 폭을 가질 수 있고, 상기 제1 게이트 구조물(134)의 상부는 상기 제1 폭보다 넓은 제2 폭을 가질 수 있다. 상기 제1 게이트 구조물(134)의 상부는 상부로 갈수록 폭이 점진적으로 증가될 수 있다.
상기 제2 게이트 구조물(234)은 제2 하부 게이트 구조물(238), 제2 상부 게이트 구조물(230) 및 제2 하드 마스크(232)가 적층되는 구조를 가질 수 있다. 상기 제2 게이트 구조물(234)은 상부와 하부의 폭이 서로 다를 수 있다. 상기 제2 게이트 구조물(234)의 하부는 제3 폭을 가질 수 있고, 상기 제2 게이트 구조물(234)의 상부는 상기 제3 폭보다 넓은 제4 폭을 가질 수 있다. 예시적인 실시예에서, 상기 제3 폭은 상기 제1 폭보다 더 넓을 수 있다.
상기 제2 스페이서 구조물(214a)은 복수의 스페이서들을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 스페이서 구조물(214a)은 상기 제1 스페이서 구조물(114a)과 동일한 막으로 이루어지는 적층 구조를 가질 수 있다. 일부 실시예에서, 상기 제2 스페이서 구조물(214a)은 상기 제1 스페이서 구조물(114a)과 다른 막을 포함하는 적층 구조를 가질 수도 있다.
상기 제2 스페이서 구조물(214a)은 상부폭이 하부폭보다 더 좁을 수 있다. 상기 제2 스페이서 구조물(214a)의 상부의 양 측은 경사를 가질 수 있다. 상기 경사는 서로 다른 방향으로 기울기를 가질 수 있다.
상기 제2 스페이서 구조물(214a)의 높이는 상기 제1 스페이서 구조물(114a)의 높이보다 낮을 수 있다.
예시적인 실시예에서, 상기 제2 스페이서 구조물(214a)의 상부면은 상기 제2 게이트 구조물(234)의 상부면과 동일한 평면에 있거나 더 낮을 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 스페이서 구조물(114a, 214a)은 위치에 따라 산소 농도가 다를 수 있다. 상기 제1 스페이서 구조물(114a)의 상부의 산소 농도는 상기 제1 스페이서 구조물(114a) 하부의 산소 농도보다 더 높을 수 있다. 상기 제2 스페이서 구조물(214a) 상부의 산소 농도는 상기 제2 스페이서 구조물들(214a) 하부의 산소 농도보다 더 높을 수 있다.
예시적인 실시예에서, 상기 제1 영역(A)은 저전압 트랜지스터가 형성되는 영역이고, 상기 제2 영역(B)은 중전압 또는 고전압 트랜지스터가 형성되는 영역일 수 있다.
도 19 내지 도 23은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 19를 참조하면, 제1 영역(A)및 제2 영역(B)을 포함하는 기판 상에, 도 4 및 도 5를 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다.
따라서, 기판(100)의 제1 영역(A)에는 제1 더미 게이트 구조물(107) 및 제1 예비 스페이서 구조물(114)을 형성하고, 기판(100)의 제2 영역(B)에는 제2 더미 게이트 구조물(207) 및 제2 예비 스페이서 구조물(214)을 형성한다. 상기 제1 더미 게이트 구조물(107)은 절연막, 제1 더미 게이트 전극(104) 및 제1 하드 마스크(106)를 포함할 수 있다. 상기 제2 더미 게이트 구조물(207)은 절연막, 제2 더미 게이트 전극(204) 및 제2 하드 마스크(206)를 포함할 수 있다.
예시적인 실시예에서, 상기 제2 더미 게이트 구조물(207)은 상기 제1 더미 게이트 구조물(107)보다 넓은 폭을 가질 수 있다. 상기 제2 더미 게이트 구조물들(207) 사이의 간격은 상기 제1 더미 게이트 구조물들(107) 사이의 간격보다 더 넓을 수 있다.
도 20을 참조하면, 도 6 내지 도 8을 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다.
간단히 설명하면, 상기 제1 더미 게이트 구조물들(107) 사이와 상기 제2 더미 게이트 구조물들(207) 사이에는 제1 예비 층간 절연막을 형성한다. 또한, 상기 제1 예비 층간 절연막의 상부를 일부 제거하여 제2 예비 층간 절연막(116a)을 형성한다. 상기 공정들을 수행하는 중에, 상기 제1 및 제2 하드 마스크들(106, 206)이 제거될 수 있다.
이 때, 상기 제1 더미 게이트 전극들(104) 사이의 간격이 상기 제2 더미 게이트 전극들(204) 사이의 간격보다 좁다. 때문에, 상기 제거 공정에서, 상기 제1 영역(A) 및 제2 영역(B) 상에 형성되는 상기 제1 예비 층간 절연막은 동일한 두께만큼 제거되지 않는다. 예시적인 실시예에서, 상기 제2 더미 게이트 전극들(204) 사이의 간격이 상대적으로 넓은 제2 영역(B) 상에 형성되는 제1 예비 층간 절연막은 상기 제1 영역(A) 상에 형성되는 제1 예비 층간 절연막보다 더 많은 두께로 제거될 수 있다.
따라서, 상기 기판(100)의 제1 영역(A) 상에 형성된 제2 예비 층간 절연막(116a)의 상부면은 상기 제2 영역(B) 상에 형성된 제2 예비 층간 절연막(116a)의 상부면보다 더 높을 수 있다.
또한, 상기 제2 예비 층간 절연막(116a)의 높이가 낮아질수록 상기 제1 및 제2 예비 스페이서 구조물들(114, 214)의 상부의 노출 부위가 증가될 수 있다. 즉, 상기 제2 예비 스페이서 구조물(214)은 상기 제1 예비 스페이서 구조물(114)보다 더 넓은 상부 부위가 노출될 수 있다.
계속하여, 상기 제2 예비 층간 절연막(116a), 제1 및 제2 더미 게이트 전극들(104, 204), 제1 및 제2 예비 스페이서 구조물들(114, 214)의 노출된 표면 상에 산소 플라즈마 공정을 수행한다. 이 때, 상기 제2 예비 스페이서 구조물(214)의 노출 부위가 상기 제1 예비 스페이서 구조물(114)의 노출 부위가 더 넓기 때문에, 상기 제2 예비 스페이서 구조물(214)의 산화된 부위는 상기 제1 예비 스페이서 구조물(114)의 산화된 부위보다 더 많을 수 있다.
도 21을 참조하면, 상기 제2 예비 층간 절연막(116a)의 상부를 일부 제거하여 제1 층간 절연막(116b)을 형성한다. 상기 공정은 도 9를 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 제2 예비 층간 절연막(116a)을 식각하는 공정에서, 상기 제1 및 제2 예비 스페이서 구조물들(114, 214)의 산화된 부위가 함께 제거될 수 있다. 따라서, 상기 제2 예비 스페이서 구조물(214)은 상기 제1 예비 스페이서 구조물(114)보다 더 많이 제거될 수 있다. 상기 제거 공정을 수행하면, 제1 스페이서 구조물(114a) 및 제2 스페이서 구조물(214a)이 각각 형성될 수 있다.
또한, 상기 제1 영역(A)의 제1 층간 절연막(116b)의 상부면은 상기 제2 영역(B)의 제1 층간 절연막(116b)의 상부면보다 높게 위치할 수 있다.
도 22를 참조하면, 도 10 내지 도 12를 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다.
간단히 설명하면, 상기 제1 층간 절연막(116b), 제1 및 제2 스페이서 구조물들(114a, 214a), 제1 및 제2 더미 게이트 전극들(104, 204) 상에 제2 층간 절연막(118)을 형성하고, 평탄화한다. 상기 제1 및 제2 더미 게이트 전극들(104, 204)의 상부를 일부 제거하는 제1 식각 공정을 수행하여 제1 및 제2 예비 개구부들을 각각 형성한다. 이 후, 상기 제1 및 제2 예비 개구부 아래에 남아있는 상기 제1 및 제2 더미 게이트 전극들(104, 204)을 모두 제거하는 제2 식각 공정을 수행하여 제1 및 제2 개구부(120a, 220)를 각각 형성한다.
상기 제1 개구부(120a)는 상기 제1 더미 게이트 전극(104)이 제거됨으로써 형성될 수 있다. 또한, 상기 제2 개구부(220)는 상기 제2 더미 게이트 전극(204)이 제거됨으로써 형성될 수 있다.
예시적인 실시예에서, 상기 제1 개구부(120a)에서, 상기 제1 층간 절연막(116b)의 상부면보다 높게 위치하는 제2 부위는 상기 제1 층간 절연막(116b)의 상부면보다 낮게 위치하는 제1 부위보다 넓은 폭을 가질 수 있다. 또한, 상기 제1 개구부(120a)의 제2 부위는 상부로 갈수록 폭이 점진적으로 증가될 수 있다.
상기 제2 개구부(220)에서, 상기 제1 층간 절연막(116b)의 상부면보다 높게 위치하는 제4 부위는 상기 제1 층간 절연막(116b)의 상부면보다 낮게 위치하는 제3 부위보다 넓을 폭을 가질 수 있다. 또한, 상기 제2 개구부(220)의 제4 부위는 상부로 갈수록 폭이 점진적으로 증가될 수 있다.
상기 제2 부위의 높이는 상기 제4 부위의 높이보다 낮을 수 있다.
상기 공정에서, 상기 제1 및 제2 스페이서 구조물(114a, 214a)은 상부에서 폭이 점진적으로 감소될 수 있다. 각각의 상기 제1 및 제2 스페이서 구조물(114a, 214a) 양 측의 측벽은 서로 경사를 가질 수 있다. 상기 제1 및 제2 스페이서 구조물(114a, 214a)의 양 측의 경사는 서로 기울기의 방향이 다를 수 있다.
도 23을 참조하면, 도 13 내지 도 17을 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다.
따라서, 도시된 것과 같이, 상기 기판(100)의 제1 영역(A)에는 제1 트랜지스터들을 형성할 수 있다. 상기 기판(100)의 제2 영역(B)에는 제2 트랜지스터들을 형성할 수 있다. 상기 제1 및 제2 트랜지스터는 도 18을 참조로 설명한 것과 동일할 수 있다.
이와같이, 더미 게이트 구조물들의 선폭 및 배치에 따라 기판의 각 영역별로 서로 다른 형상의 게이트 구조물들이 형성될 수 있다.
설명한 것과 같이, 본 발명의 일 실시예에 따른 반도체 소자들은 게이트 구조물을 포함하는 다양한 구조의 트랜지스터들을 포함할 수 있다. 예를들어, 상기 트랜지스터는 나노 와이어 트랜지스터, 나노 시트 트랜지스터, 수직 채널 트랜지스터, 멀티 브릿지 채널(MBC) 트랜지스터 등을 포함할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 　 　 100a : 액티브 패턴
102 : 소자 분리막 　 134 : 게이트 구조물
114a : 스페이서 구조물 116b : 제1 층간 절연막
118 : 제2 층간 절연막 128 : 하부 게이트 구조물
130a : 상부 게이트 구조물 132 : 하드 마스크
108a : 제1 스페이서 110a : 제2 스페이서
112a :　제3 스페이서　 104 : 더미 게이트 전극
107 : 더미 게이트 구조물 120a : 제1 개구부
234 : 제2 게이트 구조물 214a : 제2 스페이서 구조물
134 : 제1 게이트 구조물 114a : 제1 스페이서 구조물
204 : 제2 더미 게이트 전극 206 : 제2 하드 마스크
207 : 제2 더미 게이트 구조물

Claims (10)

  1. 기판 상에 구비되는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 구비되는 제2 층간 절연막;
    상기 제1 및 제2 층간 절연막들을 관통하여 기판 상에 배치되고, 하부는 제1 폭을 갖고, 상부는 제1 폭보다 큰 폭을 가지면서 상부로 갈수록 폭이 증가되는 제2 폭을 갖는 게이트 구조물; 및
    상기 게이트 구조물의 측벽 상에 구비되고, 상부폭이 하부폭보다 좁은 형상을 갖는 스페이서 구조물을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 스페이서 구조물의 하부는 제3 폭을 갖고, 상기 스페이서의 상부는 제4 폭을 갖고, 상기 제4 폭은 상부로 갈수록 점진적으로 감소되는 반도체 소자.
  3. 제1항에 있어서, 상기 스페이서 구조물의 상부의 양 측벽은 경사를 갖고, 상기 경사는 서로 다른 방향의 기울기를 갖는 반도체 소자.
  4. 제1항에 있어서, 상기 스페이서 구조물은 복수의 스페이서들이 상기 게이트 구조물 측벽으로부터 적층된 구조를 갖고, 적어도 하나의 스페이서는 실리콘 질화물보다 낮은 유전율을 갖는 저유전 물질을 포함하는 반도체 소자.
  5. 제1항에 있어서, 상기 스페이서 구조물의 상부는 상기 스페이서 구조물의 하부보다 높은 산소 농도를 갖는 반도체 소자.
  6. 제1항에 있어서, 상기 제1 및 제2 층간 절연막에는 개구부가 포함되고, 상기 게이트 구조물은 상기 개구부 내부에 구비되고, 상기 개구부의 표면을 따라 적층되는 게이트 전극막들이 포함되는 반도체 소자.
  7. 제6항에 있어서, 상기 게이트 구조물은 하부 게이트 구조물, 상부 게이트 구조물 및 하드 마스크를 포함하고, 상기 하부 게이트 구조물은 상기 개구부의 표면을 따라 형성되는 게이트 절연막, 상기 게이트 절연막 상에 순차적으로 적층되는 게이트 전극막들을 포함하는 반도체 소자.
  8. 제1 영역 및 제2 영역을 포함하는 기판 상에 구비되는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 구비되는 제2 층간 절연막;
    상기 제1 영역의 기판 상에 상기 제1 및 제2 층간 절연막들을 관통하고, 하부는 제1 폭을 갖고, 상부는 제1 폭보다 큰 폭을 가지면서 상부로 갈수록 폭이 증가되는 제2 폭을 갖는 제1 게이트 구조물들;
    상기 제1 게이트 구조물들의 측벽 상에 제1 스페이서 구조물;
    상기 제2 영역의 기판 상에 상기 제1 및 제2 층간 절연막을 관통하고, 하부는 제3 폭을 갖고, 상부는 제3 폭보다 큰 폭을 가지면서 상부로 갈수록 폭이 증가되는 제4 폭을 갖는 제2 게이트 구조물들; 및
    상기 제2 게이트 구조물들의 측벽 상에, 상기 제1 스페이서 구조물과 다른 높이를 갖는 제2 스페이서 구조물을 포함하고,
    상기 제1 게이트 구조물들 간의 제1 간격은 상기 제2 게이트 구조물들 간의 제2 간격보다 더 좁은 반도체 소자.
  9. 제8항에 있어서, 상기 제1 영역 상에 위치하는 상기 제1 층간 절연막은 상기 제2 영역 상에 위치하는 제1 층간 절연막의 상부면보다 높고, 상기 제1 및 제2 영역 상에 위치하는 제2 층간 절연막의 상부면은 실질적으로 동일한 평면에 위치하는 반도체 소자.
  10. 제8항에 있어서, 상기 제1 스페이서 구조물들의 상부폭은 상기 제1 스페이서 구조물의 하부폭보다 좁고, 상기 제2 스페이서 구조물들의 상부폭은 상기 제2 스페이서 구조물의 하부폭보다 좁은 반도체 소자.
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