TWI399856B - 塊晶鰭式場效電晶體裝置 - Google Patents
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Description
本發明係關於半導體裝置之領域，更具體言之，其係關於鰭式場效電晶體裝置結構及製造鰭式場效電晶體結構之方法。
鰭式場效電晶體(FinFET)為新興技術，其允許更小且更高效能之裝置。鰭式場效電晶體結構包含窄矽(鰭)孤立條，鰭之側上具有閘極。先前技術之鰭式場效電晶體結構係形成於絕緣體上矽(SOI)基板上。然而，製造於SOI基板上之鰭式場效電晶體經受浮體效應。SOI基板上之鰭式場效電晶體之浮體儲存電荷，其為裝置之歷史功能。因而，浮體鰭式場效電晶體經歷臨限電壓，該等電壓難以預期及控制，且其隨時間變化。本體電荷儲存效應導致幾何學上相同相鄰裝置之中的動態sub－Vt洩漏及Vt失配。製造於塊晶矽基板上之鰭式場效電晶體不經歷浮體效應，但其確實經歷大大地增大之源極/汲極至基板電容。增大之源極－汲極至基板電容係一寄生效應，其使效能(速度)降級。
因此，需要鰭式場效電晶體裝置及製造無浮體效應且具有減小之寄生電容的鰭式場效電晶體裝置之方法。
本發明之一第一態樣為一結構，其包含：一鰭式場效電晶體，其具有一形成於一塊晶矽基板上之矽本體；一本體接觸，其在矽本體與基板之間；及第一及第二源極/汲極，其形成於矽本體中且藉由一在鰭之下的介電層而與基板絕緣。
本發明之一第二態樣為一結構，其包含：一單晶矽鰭，其在一平行於一塊晶矽基板之一頂面的第一方向上延伸，該鰭具有一在第一與一第二源極/汲極之間的通道區；一導電閘電極，其在一平行於基板之頂面的第二方向上延伸且跨越通道區上方，第二方向不同於第一方向；一閘極介電，其在閘電極與鰭之間；鰭之通道區之至少一部分，其與基板直接實體且電接觸；及一介電層，其在第一源極/汲極的至少一部分與基板之間且在第二源極/汲極的至少一部分與基板之間。
本發明之一第三態樣為一方法，其包含：在一矽基板之一頂面上形成一矽鰭；在鰭之相反側壁上形成一閘極介電；在鰭之一通道區上方形成一閘電極，該閘電極與鰭之相反側壁上的閘極介電層直接實體接觸；在通道區之一第一側上的鰭中形成一第一源極/汲極，且在通道區之一第二側上的鰭中形成一第二源極/汲極；自第一及第二源極/汲極的至少一部分之下移除基板之一部分以形成一空隙；及用一介電材料填充該空隙。
圖1A至圖1F為說明根據本發明之實施例的製造鰭式場效電晶體中之初始步驟的橫截面圖。在圖1A中，一襯墊氧化矽層105係形成於一塊晶矽基板100上，且一襯墊氮化矽層110係形成於襯墊氧化物層上。將一塊晶矽基板定義為一單晶矽之大塊體。穿過襯墊氧化矽層105及襯墊氮化矽層110而形成一介電淺槽隔離(STI)115。展示一在STI 115之側及底面(但並非頂面)周圍的可選介電襯套120。可藉由在襯墊氧化矽105及氮化矽110層中光微影地界定開口，將一槽蝕刻(例如，藉由反應性離子蝕刻(RIE))至基板100(其中基板未受襯墊層保護)中，用介電質回填槽且執行化學機械研磨(CMP)以使得STI之頂面與襯墊氮化矽層之頂面共面來形成STI 115。
在一實例中，襯墊氧化物層105係藉由熱氧化基板100來形成，且厚度在約5 nm與約20 nm之間。在一實例中，襯墊氮化矽層110係藉由化學氣相沈積(CVD)來形成，且厚度在約50 nm與約500 nm之間。在一實例中，STI 115包含諸如四乙氧基矽烷(TEOS)或高密度電漿(HDP)氧化物的CVD氧化物。在一實例中，襯套120包含小於50 nm之氧化矽、氮化矽或氧化矽在氮化矽之下的雙層。在一實例中，STI 115之厚度在約50 nm與約500 nm之間。接著將襯墊氮化矽層110選擇性剝離至氧化物，且STI 115經平坦化以大約與襯墊氧化物層105之頂面齊平。
在圖1B中，在襯墊氧化矽110、STI 115及襯套120之曝露邊緣(若存在)上方沈積一蝕刻終止層125，且在蝕刻終止層上方沈積一心軸層130。在一實例中，蝕刻終止層包含CVD氮化矽且厚度在約2 nm與約10 nm之間。在一實例中，心軸層130為上文所描述之CVD氧化物，且厚度在約100 nm與約500 nm之間。心軸層之厚度確定隨後將形成之矽鰭(在當前塊晶矽100/襯墊氧化矽層125界面上方)的高度。
在圖1C中，穿過心軸層130及蝕刻終止層125而蝕刻一槽135以在槽之底部中曝露基板100。在一實例中，槽135具有一寬度"W"，其寬度在約20 nm與約100 nm之間。寬度"W"界定隨後將形成之矽鰭(若存在，減去任何隨後之側壁氧化物)的寬度。
在圖1D中，由一頂蓋145覆蓋之單晶矽鰭140係形成於槽135中。鰭140可藉由選擇性磊晶生長至心軸層130之頂面上方且隨後藉由平坦化及凹座RIE來形成。在一實例中，鰭140之頂部凹入於心軸層130之頂面下方約20 nm與約100 nm之間。在一實例中，頂蓋145可藉由CVD沈積足夠厚度之氮化矽以過度填充凹座，隨後藉由CMP以使得頂蓋145之頂面與心軸130之頂面共面來形成。或者，可形成多晶矽鰭而非單晶矽鰭。
在圖1E中，移除心軸130(參看圖1D)。在一實例中，當心軸層130為氧化物且頂蓋145及蝕刻終止層125為氮化矽時，用選擇性蝕刻氧化物快於氮化矽之RIE移除心軸。或者，可藉由濕式蝕刻過程(亦即，當心軸130為氧化矽時，藉由含水氫氟酸)來移除心軸層130。接著用選擇性蝕刻氮化矽快於氧化矽之RIE移除蝕刻終止層125，在此情況下頂蓋145(參看圖1D)變薄以形成頂蓋145A。
在圖1F中，在鰭140之側壁上形成一閘極介電層150。在本實例中，閘極介電150為熱生長氧化矽，因此所曝露基板100之一薄區亦經氧化。或者，可沈積閘極介電150。在一經沈積之閘極介電的實例中，閘極介電150可為高K(介電常數)材料，材料之實例包括(但不限於)諸如Ta2
O5
、BaTiO3
、HfO2
、ZrO2
、Al2
O3
的金屬氧化物或諸如HfSix
Oy
或HfSix
Oy
Nz
的金屬矽化物或其層之組合。高K介電材料具有高於約10之相對電容率。在一實例中，閘極介電150之厚度在約0.5 nm與約20 nm之間。
接下來跨越鰭140上方形成一閘極155，且在頂部(但非閘極之側壁(參看圖2))上形成一封頂層160。在一實例中，閘極155包含摻雜或未摻雜多晶矽或高度矽化之金屬層，且厚度至少足以覆蓋鰭140之側壁。在一實例中，封頂層160為氮化矽且厚度在約100 nm與約500 nm之間。
圖2為圖1F中所說明之結構的三維等角視圖。在圖2中，閘極155及封頂層與鰭140交叉。在一實例中，鰭140與閘極155彼此正交。在一實例中，鰭140與閘極155可交叉成一由鰭之晶面界定之角度。在一實例中，閘極155及封頂層160係藉由毯覆式CVD沈積閘極，隨後藉由CMP，隨後藉由毯覆式CVD沈積封頂層，隨後藉由光微影及蝕刻過程以界定閘極及封頂層來形成。
圖3為圖2中所說明之結構在額外製造步驟之後的三維等角視圖。在圖3中，源極/汲極180係藉由離子植入來形成，且接著在鰭140及閘極155之曝露側壁上形成一第一保護層165，在閘極155之側壁上在第一保護層165上方形成一第二保護層170，且在第一及第二保護層165及170之頂部邊緣上相鄰於封頂層160處形成一間隔件175。在一實例中，可藉由以下步驟來完成第一及第二保護層165及170與間隔件175之形成：(1)執行毯覆式CVD沈積氮化矽以形成一第一保護層165之毯層；(2)執行毯覆式沈積CVD氧化物(如上文所描述)以在第一保護層165之毯層上方形成一第二保護層170之毯層；(3)執行CVD氧化物之CMP以曝露封頂層160；(4)執行RIE凹座蝕刻以將CVD氧化物凹入於封頂層160之頂面下方；(5)執行毯覆式CVD氮化矽沈積，隨後執行間隔件RIE以形成間隔件175；且(6)執行RIE以移除所有未受間隔件175保護之CVD氧化物。
圖4為俯視圖，且圖5A、圖5B、圖5C及圖5D為圖3中所說明之結構穿過各別線5A－5A、5B－5B、5C－5C及5D－5D的橫截面圖。應注意，在圖5B、圖5C及圖5D中，源極/汲極180之邊界係藉由小短劃虛線來指示。在圖5A及圖5D中，基板100與鰭140之間的界面係藉由大短劃虛線來指示，即使此界面由於磊晶地生長鰭而不可偵測。為了參考之目的而展示其。亦在圖5A及圖5D中，在鰭140中於閘極155之下存在一通道區185。
圖6為俯視圖，且圖7A、圖7B、圖7C及圖7D為在額外處理之後，各別圖4、圖5A、圖5B、圖5C及圖5D中所說明之結構穿過各別線7A－7A、7B－7B、7C－7C及7D－7D的橫截面圖。圖7A與圖7D與各別圖5A及圖5D相同。在圖6、圖7B及圖7C中，已使用(例如)一選擇性蝕刻矽快於二氧化矽及氮化矽之RIE而在曝露基板之任何處(參看圖4、圖5B及圖5C)將一槽7C蝕刻至基板100一深度"D"。在一實例中，"D："在約50 nm與約250 nm之間。在一實例中，"D"為約STI 115之厚度(或若存在襯套120，則為STI 115及襯套120之厚度)的一半。藉由頂蓋145A、閘極介電150及保護層165來保護鰭140免受蝕刻，而藉由第一及第二保護層165及170以及頂蓋160及間隔件175來保護閘極155免受蝕刻。
圖8為俯視圖，且圖9A、圖9B、圖9C及圖9D為在額外處理之後，各別圖6、圖7A、圖7B、圖7C及圖7D中所說明之結構穿過各別線9A－9A、9B－9B、9C－9C及9D－9D的橫截面圖。圖9A與圖7A相同。在圖8、圖9B、圖9C及圖9D中，已執行濕式蝕刻矽來擴大槽190(參看圖7B及圖7C)以形成槽190A及源極/汲極180中之底切鰭140，留下矽之底座195將鰭140連接至通道區185中之基板100。底座195具有一藉由圖8中之虛線所指示的邊緣200。取決於底切之量，源極/汲極區180可經完全或部分地底切，且底座195之橫截面區域可變化。可或不可底切通道區185。作為一實例，通道區185經部分地底切，且源極/汲極(圖9D中未圖示)經完全地底切且不存在於圖9D中。在底切過程中移除基板100及鰭140之一部分被移除。可(例如)藉由在硝酸與氫氟酸之混合物中濕式蝕刻或藉由使用CF4
或SF4
進行RIE來各向同性地執行底切。
或者，可藉由在諸如氫氧化鉀或氫氧化四甲基銨的強鹼之含水或醇溶液中濕式蝕刻來各向同性地執行底切，其蝕刻[001]矽之晶面快於[001]晶面。底座195在通道區185與基板100之間提供一導電體接觸，從而有效地消除浮體效應。
圖10為俯視圖，且圖11A、圖11B、圖11C及圖11D為在額外處理之後，各別圖8、圖9A、圖9B、圖9C及圖9D中所說明之結構穿過各別線11A－11A、11B－11B、11C－11C及11D－11D的橫截面圖。在圖10、圖11A、圖11B、圖11C及圖11D中，沈積一介電層205，填充(圖示)或部分地填充(未圖示)槽190A之底切區。介電層205之頂面與封頂層160之頂面共面。在一實例中，藉由保形CVD氧化物沈積(諸如TEOS或HDP)，隨後藉由CMP來形成介電層205。可允許不完全填充底切區190A，且留下空隙，因為介電層205之剩餘物將密封任何空隙。鰭140與源極/汲極180之下(參看圖11D)的基板100之間的距離"T"(無論被完全填充或含有空隙)大大地減小鰭與基板之間的寄生電容。在一實例中，"T"在約50 nm與約250 nm之間。
可藉由穿過介電質205及封頂層145A及160至源極－汲極180及閘極155而形成接觸通孔，用金屬(例如，阻障襯套及鎢)填充通孔且執行CMP來形成與鰭式場效電晶體之接觸(未圖示，但在此項技術中熟知)。接下來，形成包括形成各級導線及插入介電層之標準處理直至完成含有根據本發明之實施例的鰭式場效電晶體裝置之積體電路晶片。
因此，本發明之實施例提供鰭式場效電晶體裝置及製造無浮體效應且具有減小之寄生電容之鰭式場效電晶體裝置的方法。
為了理解本發明，上文給出對本發明之實施例的描述。將瞭解，本發明並不限於本文所描述之特定實施例，但在不偏離本發明之範疇的情況下，如熟習此項技術者將易瞭解，能夠進行各種修改、重排及替代。因此希望下文之申請專利範圍涵蓋如屬於本發明之真實精神及範疇的所有此等修改及變化。
100．．．塊晶矽基板/基板
105．．．襯墊氧化矽層
110．．．襯墊氮化矽層
115．．．淺槽隔離(STI)
120．．．介電襯套/襯套
125．．．蝕刻終止層
130．．．心軸層/心軸
135．．．槽
140．．．鰭
145．．．頂蓋
145A．．．頂蓋
150．．．閘極介電層/閘極介電
155．．．閘極
160．．．封頂層/頂蓋
165．．．保護層
170．．．保護層
175．．．間隔件
180．．．源極/汲極
185．．．通道區
190．．．槽
190A．．．槽
195．．．底座
200．．．邊緣
205．．．介電層/介電質
D．．．深度
W．．．寬度
圖1A至圖1F為說明根據本發明之實施例的製造鰭式場效電晶體中之初始步驟的橫截面圖；圖2為圖1F中所說明之結構的三維等角視圖；圖3為圖2中所說明之結構在額外製造步驟之後的三維等角視圖；圖4為俯視圖，且圖5A、圖5B、圖5C及圖5D為圖3中所說明之結構穿過各別線5A－5A、5B－5B、5C－5C及5D－5D的橫截面圖；圖6為俯視圖，且圖7A、圖7B、圖7C及圖7D為在額外處理之後，各別圖4、圖5A、圖5B、圖5C及圖5D中所說明之結構穿過各別線7A－7A、7B－7B、7C－7C及7D－7D的橫截面圖；圖8為俯視圖，且圖9A、圖9B、圖9C及圖9D為在額外處理之後，各別圖6、圖7A、圖7B、圖7C及圖7D中所說明之結構穿過各別線9A－9A、9B－9B、9C－9C及9D－9D的橫截面圖；且圖10為俯視圖，且圖11A、圖11B、圖11C及圖11D為在額外處理之後，各別圖8、9A、9B、9C及9D中所說明之結構穿過各別線11A－11A、11B－11B、11C－11C及11D－11D的橫截面圖。
100．．．塊晶矽基板/基板
115．．．淺槽隔離(STI)
120．．．介電襯套/襯套
140．．．鰭
145A．．．頂蓋
150．．．閘極介電層/閘極介電
155．．．閘極
160．．．封頂層/頂蓋
Claims (25)
- 一種結構，其包含：一矽基板，其包括從該基板之一頂面延伸至該基板中之淺槽隔離；一矽本體，其在該基板之一頂面上之一第一方向上延伸，該矽本體包括一包含在第一及第二源極/汲極之間之通道區，該第一及第二源極/汲極在該通道區之相反側上，該第一及第二源極/汲極藉由一在該第一及第二源極/汲極與該基板之間之介電層與該基板絕緣，該介電層之一區接觸該淺槽隔離，該基板之一區接觸該通道區；一在一第二方向上延伸之閘極，該第二方向與該第一方向不同，該第一及第二方向與該基板之該頂面平行；在該通道區之相反側壁上之一閘極介電層之一第一區介於該閘電極與該通道區之間；在該基板之該頂面上之該閘極介電層之一第二區介於接觸該通道區之該基板之該區及該淺槽隔離之間，該閘極介電層之該第二區介於該閘電極及該基板之間；及一在該通道區之一頂面上之介電封頂層，其介於該閘極介電層及該通道區之間。
- 如請求項1之結構，其中該矽本體包含單晶矽，且該基板包含單晶矽。
- 如請求項1之結構，其中該本體包含一接觸該基板之該頂面之磊晶層。
- 如請求項1之結構，其中該介電層在該基板之該頂面上 延伸且在該基板之該頂面下方延伸至該基板中。
- 如請求項1之結構，其中該矽本體在該通道區之下比在該第一及第二源極/汲極之下厚。
- 如請求項1之結構，其中該介電層之一區延伸至該淺槽隔離之一區之一頂面上。
- 如請求項1之結構，其在該介電層中進一步包括空隙。
- 如請求項1之結構，其中在該通道區之下之該本體之一底面與該基板之該頂面共面。
- 如請求項1之結構，其進一步包括：該閘電極，其延伸至該淺槽隔離之一頂面上。
- 如請求項1之結構，其中該矽本體包含多晶矽且該基板包含單晶矽。
- 如請求項1之結構，其進一步包括：一形成於該閘電極之側壁上之保護層。
- 如請求項1之結構，其中該介電層在該閘電極之區下延伸。
- 如請求項1之結構，其中該介電層在該閘電極之區下延伸。
- 如請求項1之結構，其中該閘電極之下，一與該通道區之一底面共面之第一平面係介於一與該介電層之一頂面共面之第二平面及一與該介電層之一底面共面之第三平面之間。
- 一種方法，其包含：在一矽基板之一頂面上形成一心軸層； 在該心軸層上形成一開口，該基板之該頂面之一區於該開口曝露；用矽填充該開口以在該矽基板之該頂面形成一矽鰭且隨後移除該心軸層，在該鰭之相反側壁上及該鰭之相反側上之該基板之該頂面形成一閘極介電；在該鰭之一通道區上方形成一閘電極，該閘電極與該鰭之該等相反側壁上之該閘極介電層直接實體接觸；在該形成該閘電極之後，在未被該閘電極保護之該鰭之該等相反側壁上之該閘極介電層之區上形成一保護介電層；在該通道區之一第一側上的該鰭中形成一第一源極/汲極，且在該通道區之一第二側上的該鰭中形成一第二源極/汲極；在形成該第一及第二源極/汲極之後，從該矽基板之頂面移除該閘極介電，其中該閘極介電未被該閘電極保護以曝露該第一及第二源極/汲極之相反側上該基板之區；蝕刻該基板之經曝露區以在該基板之該經曝露區形成槽且從該鰭之一部分之下移除該基板之一部分以形成一與該等槽相通之空隙，保留在該通道區之下之該基板之一底座區以形成接觸該鰭之一本體；及用一介電材料填充該空隙及該等槽。
- 如請求項15之方法，其中藉由矽之磊晶沈積來形成該鰭。
- 如請求項15之方法，其中該蝕刻該基板之該等經曝露區包括：執行一第一蝕刻以形成該等槽，該等槽並非在該閘電極之下延伸；及藉由橫向蝕刻該等槽之側壁來執行一第二蝕刻以底切該鰭。
- 如請求項17之方法，其中在一曝露至該第二蝕刻的該鰭之區中，該第二蝕刻自該鰭之一底面移除一層。
- 如請求項15之方法，其進一步包括：在用矽填充該開口之後，執行一化學機械研磨，在該化學機械研磨之後該鰭之一頂面與該心軸層之一頂面共面。
- 如請求項15之方法，其進一步包括：在該形成該閘極介電之前，在該鰭之一頂面上形成一封頂層，其中該保護層亦形成於該封頂層上，及在該第一保護層上且在該閘電極上方形成一額外保護層。
- 如請求項15之方法，其中該基板包含單晶矽，且該鰭包含多晶矽。
- 如請求項15之方法，其中該基板包含單晶矽，且該鰭包含單晶矽。
- 如請求項15之方法，其中該空隙在該通道區之一部分之下延伸。
- 如請求項15之方法，其中在該蝕刻該基板之該等經曝露 區之後，該底座僅在該鰭之該通道區之下接觸該鰭。
- 如請求項15之方法，其進一步包括：在形成該心軸層之前，在該基板形成介電淺槽隔離且在該基板之一區中之該心軸中形成該開口至該緊鄰的淺槽隔離。
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