CN103594497A - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体器件，包括衬底、衬底上沿第一方向延伸的鳍片、鳍片上沿第二方向延伸的栅极堆叠结构，其特征在于：鳍片下方与衬底之间还包括绝缘体。本发明还提供了一种半导体器件的制造方法，依照本发明的半导体器件及其制造方法，利用不同晶向硅衬底氧化速率不同而在鳍片沟道区侧面以及下方形成氧化物，有效减小了沟道区底部泄漏电流同时还避免结电流和结电容增大，提高了器件性能。
Description
技术领域
本发明涉及半导体集成电路制造领域，更具体地，涉及一种FinFET及其制造方法。
背景技术
随着半导体器件的尺寸持续等比例缩小，出现了阈值电压随沟道长度减小而下降的问题，也即在半导体器件中产生了短沟道效应。为了抑制这种短沟道效应，业界采用了鳍片场效应晶体管(FinFET)的新结构，也即在体Si或者SOI衬底的顶部薄硅层中形成多个相互平行的垂直于衬底的硅鳍片(Fin)，在这些硅Fin中部形成沟道区、以及在两端形成源漏区，而控制栅极则横跨这些多个硅Fin分布。控制栅极包围了沟道区的顶面以及部分侧面，因此能够增强栅控能力。
然而，FinFET中鳍片的高宽比通常较大，并且控制栅极通常仅分布在鳍片顶部附近(例如鳍片下部埋设在STI氧化物中)，也即控制栅极仅包围了鳍片靠近顶面的部分侧面，对于鳍片沟道区底部控制能力较弱。在鳍片沟道区底部的泄漏电流成为制约FinFET发展的一个重要挑战。
现有的一种减小鳍片沟道区底部泄漏电流的方法是使用高阱区掺杂，也即在鳍片沟道区下方(通常埋设在STI氧化物中)的区域中施加大剂量、大浓度的掺杂，使得该区域与其上的FinFET具有不同的导电类型，例如对于PMOSFET而言为n+掺杂，对于NMOS而言为p+掺杂。这种高阱区掺杂可以利用pn结实现底部隔离，减小泄漏电流，因此也称作穿通阻挡层(PTS)。
然而，这种PTS具有的高浓度除了会减小沟道区底部泄漏电流之外，还会使得阱区自身的结电流增大并且自身结电容增大，这些寄生参数的增大会大大影响器件整体性能，特别是高频响应。
发明内容
有鉴于此，本发明的目的在于减小Fi nFET底部泄漏电流，同时避免结电流和结电容增大。
实现本发明的上述目的，是通过提供一种半导体器件，包括衬底、衬底上沿第一方向延伸的鳍片、鳍片上沿第二方向延伸的栅极堆叠结构，其特征在于：鳍片下方与衬底之间还包括绝缘体。
其中，鳍片晶向为(100)，衬底的晶向为(110)或者(112)。
本发明还提供了一种半导体器件制造方法，包括：刻蚀衬底，形成沿第一方向延伸的鳍片，其中鳍片的上部分的侧面与鳍片的下部分的侧面晶向不同；执行氧化工艺，完全氧化了鳍片的下部分形成鳍片下绝缘体，以及部分氧化了鳍片的上部分形成鳍片侧绝缘体；在鳍片上沉积垫层和隔离氧化层；刻蚀垫层、隔离氧化层以及鳍片侧绝缘体，露出鳍片的上部分；在鳍片的上部分上沉积沿第二方向延伸的栅极堆叠结构。
其中，衬底由(110)或者(112)面的第一衬底和(100)面的第二衬底键合形成，刻蚀衬底形成鳍片时鳍片的下部分由第一衬底构成并且其侧面为{111}面或者{110}面，鳍片的上部分由第二衬底构成并且其侧面为{100}面。
其中，刻蚀衬底之前还包括在衬底上沉积盖层，盖层包括氧化硅、氮化硅及其组合。
其中垫层和/或隔离氧化层包括氧化硅、氮化硅及其组合。
其中，衬底和鳍片为硅，鳍片下绝缘体以及鳍片侧绝缘体为氧化硅。
其中，鳍片侧绝缘体的总宽度为鳍片下绝缘体宽度的60％。
依照本发明的半导体器件及其制造方法，利用不同晶向硅衬底氧化速率不同而在鳍片沟道区侧面以及下方形成氧化物，有效减小了沟道区底部泄漏电流同时还避免结电流和结电容增大，提高了器件性能。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1至图6为根据本发明的半导体器件制造方法各个步骤的剖视图。
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修饰各种器件结构。这些修饰除非特别说明并非暗示所修饰器件结构的空间、次序或层级关系。
参照图1，提供衬底。提供第一衬底100，其材质例如是体Si、体Ge、GaAs、SiGe、GeSn、InP、InSb、GaN等等，并且优选体Si(例如单晶Si晶片)。第一衬底100例如为(110)面或者(112)面，其氧化速率较高。提供第二衬底110，其材质与第一衬底100相同，例如均是体Si晶片。第二衬底例如是(100)面，其氧化速率较低。通过晶片键合，使得不同晶向的第一衬底100和第二衬底110结合成为鳍片的生长衬底。由于生长衬底均是体Si材质，因此自热效应不如SOI FinFET中那么严重。其中，第二衬底110的厚度必须要大于稍后要形成的鳍片的高度。
如图2所示，刻蚀衬底，形成鳍片以及源漏接触区。图2B所示为器件的顶视图，图2A为图2B沿直线AA’的剖视图。在衬底100/110上通过PECVD、HDPCVD等方式沉积盖层120，其材质例如为氧化硅、氮化硅及其组合，用于在稍后刻蚀中保护衬底顶部，以避免在鳍片顶部沟道区中引入过多缺陷。采用各向异性的刻蚀方法，刻蚀衬底100/110，形成鳍片结构，包括上部鳍片110和下部鳍片100。特别地，控制刻蚀参数，使得刻蚀完成之后得到的鳍片结构的侧面的晶向不同。例如，不同的衬底沿不同方向刻蚀可以得到不同的侧面：(100)衬底沿中轴线方向垂直刻蚀得到晶向为{100}(其中{}表示晶面族，例如{100}面其实包括(100)、(010)、(001)、(-100)、(0-10)、(00-1)六个晶面，在本发明的实施例中表示{100}晶面族中与(100)垂直的一个或多个晶面，以下类似)的侧面，沿与中轴线夹角45度的方向垂直刻蚀得到晶向为{110}的侧面，其余类似。此外，不同的晶向的衬底在键合时，进行角度旋转，可以在不同衬底上刻蚀出不同晶向的侧面：(112)衬底与(100)衬底键合之前，(100)衬底顺时针旋转45度(或者(112)衬底逆时针旋转45度)，键合之后统一沿(112)衬底的与中轴线垂直的方向进行刻蚀，即可在(100)面衬底上得到晶向为{110}的侧面，在(112)衬底上得到晶向为{111}的侧面。由此，可以使得上部鳍片110的侧面为{100}面，而下部鳍片100的侧面为{111}或者{110}面。如图2B所示，除了形成鳍片之外，还在鳍片的两端形成源漏接触区。鳍片可以沿平行于衬底表面的第一方向延伸，也即未来器件沟道区方向。
如图3所示，执行氧化工艺，在鳍片的侧面以及底部形成氧化物层。图3A为刻蚀完成之后沿图2中线AA’的剖视图，图3B为沿图2中线BB’的剖视图。将器件送入氧化炉中，通入氧气、水汽等氧化性气体，在800～1200℃的较高温度下热处理1s～10min，使得鳍片的至少一部分被氧化。其中，Si等材质在不同晶向的氧化速率不同，例如{111}面氧化速率最高、{110}面其次、{100}面速率最低({100}面氧化速率约为{111}面速率的60％)，因此执行氧化工艺时，下部鳍片100(其侧面为{111}或者{110}面)的氧化速率要高于上部鳍片110(其侧面为{100}面)，使得当下部鳍片100完全氧化成了鳍片下的绝缘体130时，上部鳍片110仅氧化了侧面一部分而形成鳍片侧面上的绝缘体140。鳍片下的绝缘体130可以有效减少泄漏电流，同时又不会带来由于高掺杂引起的结电流和结电容的问题。具体地，假设鳍片宽度为30nm，则30nm宽度的下部鳍片100完全被氧化，而此时以{100}面为侧面的上部鳍片110仅氧化了18nm，也即上部鳍片110将剩余12nm的宽度。与此同时，在源漏接触区域，由于图案较之鳍片要宽厚，因此第一衬底100仍有部分保留，只是其宽度要小于第二衬底110部分。
如图4所示，在鳍片和衬底上形成垫层、以及隔离氧化层。通过LPCVD、PECVD、HDPCVD、快速热氧化(RTO)等方法，在鳍片结构120/110/140/130上沉积垫氧化层150以及优选地垫氮化层160(150、160共同构成垫层)。在垫层150/160上、多个鳍片结构之间通过类似方法沉积氧化硅、氮化硅及其组合的材料构成的隔离氧化层170，用于器件之间的绝缘隔离保护。
如图5所示，刻蚀隔离氧化层以及垫层，形成栅极沟槽，暴露鳍片。采用碳氟基刻蚀气体并调整刻蚀参数，依次刻蚀隔离氧化层170、垫氮化层160、垫氧化层150、以及绝缘体140，直至露出上部鳍片110。暴露出的上部鳍片110将在后续工艺中用作器件的沟道区以及两侧的源漏区。其中，保留鳍片110下方的绝缘体130，以便能有效减小衬底泄漏电流。
如图6所示，在暴露的鳍片上形成栅极堆叠结构。采用PECVD、HDPCVD、MOCVD、MBE、ALD等方式沉积栅极介质层180，其材质为氧化硅、氮化硅、氮氧化硅、高k材料及其组合，其中高k材料包括但不限于氮化物(例如SiN、AlN、TiN)、金属氧化物(主要为副族和镧系金属元素氧化物，例如Al2O3、Ta2O5、TiO2、ZnO、ZrO2、HfO2、CeO2、Y2O3、La2O3)、钙钛矿相氧化物(例如PbZrxTi1-xO3(PZT)、BaxSr1-xTiO3(BST))。通过MOCVD、MBE、ALD、蒸发、溅射等方法，在栅极沟槽中栅极介质层180上形成栅极电极层190，其材质为Cu、Al、Ti、Mo、Ta、W及其组合，优选地，栅极电极层190与栅极介质层180之间还形成有TiN、TaN材质的阻挡层/功函数调节层(未示出)。其中，虽然图6中并未示出，但是栅极堆叠结构180/190沿不同于第一方向的第二方向延伸，优选地垂直于第一方向。
最终形成的器件结构如图6所示，至少包括衬底100、衬底100上沿第一方向延伸的鳍片110、鳍片110上沿第二方向延伸的栅极堆叠结构，其中鳍片110下方与衬底100之间还包括绝缘体130。其他的器件结构和材料如方法描述中所述，在此不再赘述。
依照本发明的半导体器件及其制造方法，利用不同晶向硅衬底氧化速率不同而在鳍片沟道区侧面以及下方形成氧化物，有效减小了沟道区底部泄漏电流同时还避免结电流和结电容增大，提高了器件性能。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对形成器件结构的方法做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (8)
1.一种半导体器件，包括衬底、衬底上沿第一方向延伸的鳍片、鳍片上沿第二方向延伸的栅极堆叠结构，其特征在于：鳍片下方与衬底之间还包括绝缘体。
2.如权利要求1的半导体器件，其中，鳍片晶向为(100)，衬底的晶向为(110)或者(112)。
3.一种半导体器件制造方法，包括：
刻蚀衬底，形成沿第一方向延伸的鳍片，其中鳍片的上部分的侧面与鳍片的下部分的侧面晶向不同；
执行氧化工艺，完全氧化了鳍片的下部分形成鳍片下绝缘体，以及部分氧化了鳍片的上部分形成鳍片侧绝缘体；
在鳍片上沉积垫层和隔离氧化层；
刻蚀垫层、隔离氧化层以及鳍片侧绝缘体，露出鳍片的上部分；
在鳍片的上部分上沉积沿第二方向延伸的栅极堆叠结构。
4.如权利要求3的方法，其中，衬底由(110)或者(112)面的第一衬底和(100)面的第二衬底键合形成，刻蚀衬底形成鳍片时鳍片的下部分由第一衬底构成并且其侧面为{111}面或者{110}面，鳍片的上部分由第二衬底构成并且其侧面为{100}面。
5.如权利要求3的方法，其中，刻蚀衬底之前还包括在衬底上沉积盖层，盖层包括氧化硅、氮化硅及其组合。
6.如权利要求3的方法，其中垫层和/或隔离氧化层包括氧化硅、氮化硅及其组合。
7.如权利要求3的方法，其中，衬底和鳍片为硅，鳍片下绝缘体以及鳍片侧绝缘体为氧化硅。
8.如权利要求3的方法，其中，鳍片侧绝缘体的总宽度为鳍片下绝缘体宽度的60％。
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|---|---|
| CN (1) | CN103594497A (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101097956A (zh) * | 2006-06-29 | 2008-01-02 | 国际商业机器公司 | 一种FinFET结构和制作FinFET结构的方法 |
| US20100144121A1 (en) * | 2008-12-05 | 2010-06-10 | Cheng-Hung Chang | Germanium FinFETs Having Dielectric Punch-Through Stoppers |
| US20100163971A1 (en) * | 2008-12-31 | 2010-07-01 | Shih-Ting Hung | Dielectric Punch-Through Stoppers for Forming FinFETs Having Dual Fin Heights |
| US20110081764A1 (en) * | 2009-10-07 | 2011-04-07 | Globalfoundries Inc. | Methods for forming isolated fin structures on bulk semiconductor material |
-
2012
- 2012-08-16 CN CN201210293232.1A patent/CN103594497A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
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| RJ01 | Rejection of invention patent application after publication |
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