CN101183664B - 半导体结构及制造多个鳍片场效应晶体管的方法 - Google Patents
半导体结构及制造多个鳍片场效应晶体管的方法 Download PDFInfo
- Publication number
- CN101183664B CN101183664B CN2007101801863A CN200710180186A CN101183664B CN 101183664 B CN101183664 B CN 101183664B CN 2007101801863 A CN2007101801863 A CN 2007101801863A CN 200710180186 A CN200710180186 A CN 200710180186A CN 101183664 B CN101183664 B CN 101183664B
- Authority
- CN
- China
- Prior art keywords
- oxide
- semiconductor body
- semiconductor substrate
- eat
- backs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 109
- 238000000034 method Methods 0.000 title claims abstract description 67
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 239000004020 conductor Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 8
- 238000005516 engineering process Methods 0.000 claims description 31
- 238000009413 insulation Methods 0.000 claims description 21
- 238000000151 deposition Methods 0.000 claims description 16
- 238000001020 plasma etching Methods 0.000 claims description 14
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 6
- 239000011810 insulating material Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 2
- 238000003079 width control Methods 0.000 abstract description 6
- 125000006850 spacer group Chemical group 0.000 abstract description 3
- 230000004888 barrier function Effects 0.000 description 22
- 239000000203 mixture Substances 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000008020 evaporation Effects 0.000 description 4
- 238000001704 evaporation Methods 0.000 description 4
- 230000014509 gene expression Effects 0.000 description 4
- 238000003780 insertion Methods 0.000 description 4
- 230000037431 insertion Effects 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 238000000224 chemical solution deposition Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 230000004224 protection Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000000609 electron-beam lithography Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000003801 milling Methods 0.000 description 2
- 206010010144 Completed suicide Diseases 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- CEPICIBPGDWCRU-UHFFFAOYSA-N [Si].[Hf] Chemical compound [Si].[Hf] CEPICIBPGDWCRU-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 150000001247 metal acetylides Chemical class 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- -1 oxonium ion Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 238000005546 reactive sputtering Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Abstract
提供一种在半导体衬底上制造多个FinFET的方法，其中每个独立的FinFET的栅极宽度仅使用单次蚀刻工艺而不是两次或更多的蚀刻工艺定义。本发明的方法带来改善的栅极宽度控制和每个独立栅极的栅极宽度在衬底的整个表面上的较小变化。本发明的方法通过使用调整的侧壁影像转移(SIT)工艺实现上述目的，该工艺中，采用后来被栅导体代替的绝缘间隔件，且高密度的自底向上的氧化物填充用于从衬底隔离栅极。
Description
技术领域
本发明涉及半导体器件制造，更具体而言涉及形成多个鳍片场效应晶体管(FinFET)的方法，其中每个FinFET的栅极宽度使用单次蚀刻工艺定义，这带来改善的栅极宽度控制。
背景技术
在过去的大约二十五年中，超大规模集成电路(VLSI)的主要挑战是以高产量和可靠性集成数量日益增长的金属氧化物半导体晶体管(MOSFET)器件。在现有技术中这主要通过按比例缩小MOSFET沟道长度而不导致过度的短沟效应来获得。本领域技术人员应该知道，由于栅极和源极/漏极扩散区域之间共享的二维静电，短沟效应是指短沟道器件中的阈值电压Vt的减小。
为按比例缩小MOSFET沟道长度而不导致过度的短沟效应，在增加沟道掺杂浓度的同时必须减小栅极氧化物厚度。然而，Yan et al.，“Scaling the Si MOSFET：From bulk to SOI to bulk”，IEEE Trans.Elect.Dev.，Vol.39，p.1704，July，1992说明了为减小亚-0.05μmMOSFET的短沟效应，在结构中存在屏蔽漏极场远离沟道的背面导电层是十分重要的。Yan等的结果表明双栅MOSFET和具有顶栅和背面接地平面的MOSFET更不易发生短沟效应，因此尺寸可以到按比例缩放到比常规MOSFET的尺寸小的程度。
典型的现有技术的双栅MOSFET的结构包括用于沟道的很薄的垂直半导体层(鳍片(Fin))，并具有两个栅极，沟道的每一侧上有一个。这里使用的术语“鳍片”表示用作FET的体区(body)的半导体材料。两个栅极电学地相连，使得它们用于调制沟道。在这种结构中短沟效应被极大地遏制，这是因为两个栅极非常有效地终止了漏极场线，防止在沟道的源极端受到漏极电势的影响。因此，现有技术双栅MOSFET的阈值电压随漏极电压和栅极长度的变化比相同沟道长度的常规单栅结构小得多。
在半导体工业中，可以通过将光学或电子束光刻工艺与修整工艺(例如抗蚀剂修整、硬掩模修整或氧化修整)结合来处理半导体鳍片。修整的另一方法是利用侧壁影像转移(SIT，sidewall image transfer)工艺。SIT工艺提供与光刻分辨率和节距无关的极高密度的结构。SIT工艺基于在光学定义的结构的侧壁上形成的间隔件。间隔件用作掩模以定义下面的一层或多层的结构。
在常规FinFET制造工艺中，使用两个蚀刻步骤(一个在光刻步骤中，且另一个在修整中)，这极大地减小了形成具有受控栅极宽度的FinFET的可能性。
考虑到上面的因素，需要提供一种制造FinFET的新颖和改善的方法，其中，提供改善的栅极宽度控制，并消除了使用光学或电子束光刻与修整的结合的需要。
发明内容
本发明提供了一种在半导体衬底上制造多个FinFET的方法，其中每个独立的FinFET的栅极宽度仅使用单次蚀刻工艺而不是两次或更多次蚀刻工艺定义。本发明的方法带来改善的栅极宽度控制以及每个独立栅极的宽度在衬底的整个表面上较小的变化。本发明的方法通过使用经调整的侧壁影像转移(SIT)工艺实现上述目的，该工艺中，采用后来被栅导体代替的绝缘间隔件，且使用高密度的自底向上的氧化物填充来从衬底隔离栅极。
概括地，本发明的方法包括：
形成在所述半导体衬底上延伸的多个半导体体区，每个所述半导体体区包括其上的硬掩模材料以及每个所述半导体体区的侧壁上的绝缘间隔件；
使所述半导体衬底的一部分凹陷以在每个所述半导体体区的印迹(footprint)处形成基座区域；
在包括所述基座区域的部分的所述半导体衬底的暴露表面上生长氧化物；
在所述生长的氧化物上形成回蚀的各向异性氧化物；
去除所述绝缘间隔件，其中在所述各向异性氧化物和每个所述半导体体区之间形成间隙；以及
形成栅电介质和栅导体，其中所述栅电介质存在于所述半导体体区的每个侧壁上。
本发明的优选实施例中，本发明包括以下步骤：
形成在含Si半导体衬底上延伸的多个含Si半导体体区，每个所述含Si半导体体区包括其上的氧化物硬掩模以及每个所述含Si半导体体区的侧壁上的氮化物间隔件；
使所述含Si半导体衬底的一部分凹陷以在每个所述含Si半导体体区的印迹处形成基座区域；
在包括所述基座区域的部分的所述含Si半导体衬底的暴露表面上生长氧化物；
在所述生长的氧化物上形成回蚀的各向异性氧化物；
去除所述氮化物间隔件，其中在所述各向异性氧化物和每个所述半导体体区之间形成间隙；以及
形成栅电介质和栅导体，其中所述栅电介质存在于所述含Si半导体体区的每个侧壁上。
除了上述方法，本发明提供一种半导体结构。根据本发明，该半导体结构包括：
位于半导体衬底的凸起的表面上的多个FinFET，其中每个所述FinFET包括围绕半导体体区的栅电介质和栅电极，其中所述栅电介质和所述栅电极的一部分位于回蚀的各向异性氧化物和所述半导体体区之间的区域中。
因为栅电介质和栅导体的一部分位于回蚀的各向异性氧化物和所述半导体体区之间的区域中，本发明的结构提供了改善的栅极到源极/漏极(gate to source/drain)控制。
附图说明
图1-15是说明本发明的基本处理步骤的图示(通过剖面视图)。
具体实施方式
现在将参考下面的讨论和本申请的附图更加详细地描述本发明，本发明提供了一种利用单次蚀刻工艺制造FinFET的方法，该方法带来改善的栅极宽度控制。应当注意，提供本发明的附图是用于说明目的，因此它们并没有按比例示出。
在下面的描述中，提供了很多特定的细节，例如特定的结构、元件、材料、尺寸、处理步骤和技术，以提供本发明的彻底的理解。然而，本领域技术人员将意识到，本发明可以使用变化的备选工艺选项实施，而不必具有这些特定细节。在其它场合中，并不详细描述已知的结构或处理步骤以避免使本发明模糊。
应当理解，当称诸如层、区域或衬底之类的元件位于另一元件“上”或“上方”时，它可以直接位于该另一元件之上或者也可以存在插入元件。与此相反，当称元件“直接位于另一元件上”或“直接在另一元件上方时”，不存在插入元件。还应当理解，当称元件在另一元件“下”或“下方”时，它可以直接位于该另一元件之下或者也可以存在插入元件。与此相反，当称元件“直接位于另一元件下”或“直接在另一元件下方时”，不存在插入元件。
如上所述，本发明提供一种在半导体衬底中制造多个FinFET的方法，其中每个独立的FinFET的栅极宽度仅使用单次的蚀刻工艺而不是两次或更多次的蚀刻工艺定义。本发明的方法带来改善的栅极宽度控制以及每个独立的栅极的栅极宽度在整个衬底的表面上较小的变化。本发明的方法通过使用经调整的侧壁影像转移(SIT)工艺实现上述目的，该工艺中，采用后来被栅导体(例如多晶硅)代替的绝缘间隔件，且使用高密度的自底向上的氧化物填充来从衬底隔离栅极。
现在参考图1-15，它们示出了在本发明中用于在半导体衬底上形成多个FinFET的基本处理步骤。
图1是本发明中采用的初始结构10的剖面视图。具体而言，图1所示的初始结构10是绝缘体上半导体(SOI)衬底或伪SOI状衬底。优选地，采用伪SOI状衬底。本申请中使用术语“伪SOI状”表示具有像SOI属性的结构，但是只是利用沉积或生长工艺在含块体Si的衬底上形成绝缘层和顶部半导体层。
图1所示的初始结构10包括底部含Si半导体层12、绝缘层14以及顶部含Si半导体层16。在本申请全文中使用术语“含Si(Si-containing)”来表示包括Si的半导体材料。含Si半导体材料的示意性示例包括Si、SiGe、SiC、SiGeC、非晶Si以及它们的多层。
顶部和底部含Si半导体层16和12可以分别包括相同或不同的含Si半导体材料。在一个实施例中，顶部和底部半导体层包括Si。然而在另一实施例中，底部含Si层12包括Si，而顶部含Si半导体材料包括非晶Si。
绝缘层14可以是晶态或非晶态氧化物或氮化物。在本发明的优选实施例中，绝缘层14是氧化物。绝缘层14可以是连续的，如图所示，或它可以是不连续的。当存在不连续的绝缘层时，绝缘层以被半导体材料围绕的隔离岛的形式存在。
可以使用标准工艺(包括例如SIMOX(氧离子注入隔离)或层转移)形成初始结构10。当采用层转移工艺时，可选的减薄步骤可以跟在将两个半导体晶片键合在一起的步骤之后。可选的减薄步骤使顶部半导体层的厚度减小到具有更满足需要的厚度的层的厚度。
当伪SOI状衬底用作结构10时，通过首先在块体衬底(即，底部含Si半导体层12)的表面上形成绝缘层14而形成伪SOI状衬底。绝缘层14可以通过热方法形成，例如，通过氧化或氮化的方法形成。备选地，伪SOI状衬底的绝缘层14可以通过常规沉积工艺形成，包括但不限于化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、化学溶液沉积、蒸镀和原子层沉积(ALD)。伪SOI状衬底的顶部含Si半导体层16通过诸如外延生长之类的常规沉积工艺形成。
结构10的顶部含Si半导体层16的厚度典型地约100～1000
，更优选地，500～700
。如果顶部含Si半导体层16的厚度不在上述范围，可以使用例如平坦化或蚀刻之类的减薄步骤来减小顶部含Si半导体层16的厚度到上述范围内的值。减薄步骤在对顶部含Si半导体层16进行构图之前执行。
结构10的绝缘层14具有10～2000
的厚度，更优选地，1000～1500
的厚度。底部含Si半导体层12的厚度对于本发明而言无关紧要。
图2示出了在顶部含Si半导体层16被构图以在绝缘层14的表面上形成多个构图后的含Si半导体层16’之后得到的结构。通过使用常规沉积工艺，例如化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、化学溶液沉积、蒸镀或其它类似沉积工艺，首先在顶部半导体层16的表面上提供硬掩模(未示出)，来形成多个构图后的半导体层16’。备选地，通过热处理，例如氧化或氮化，形成硬掩模。也可使用上述工艺的任意组合来形成硬掩模。
硬掩模包括氧化物、氮化物、氧氮化物或它们包括多层的任意组合。在本发明的一个实施例中，硬掩模是氧化物，包括例如，氧化硅或氧氮化硅。硬掩模的厚度可以根据用于形成它的技术、硬掩模本身的材料以及硬掩模层中的层数而变化。典型地，该硬掩模的厚度约为200～800。注意，在本发明中，硬掩模在顶部半导体层16的后续蚀刻中使用，且然后典型地使用常规剥离工艺从所述结构上去除。
在形成硬掩模之后，实施光刻工艺和蚀刻。光刻工艺包括在硬掩模顶上涂敷光致抗蚀剂(未示出)，曝光该光致抗蚀剂成辐射所需图形，并使用常规抗蚀剂显影剂显影已曝光的抗蚀剂。蚀刻工艺包括干法蚀刻和/或湿法化学蚀刻。可用于本发明的适当的干法蚀刻工艺的示例性示例包括反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光烧蚀。典型地，使用反应离子蚀刻工艺或离子束蚀刻工艺。蚀刻工艺首先将图形从构图后的光致抗蚀剂转移到硬掩模，并且然后转移到下面的顶部含Si半导体层16。构图后的光致抗蚀剂典型地，但并不总是需要，在图形被转移到硬掩模之后被去除。用常规的抗蚀剂剥离工艺来从所述结构去除构图后的光致抗蚀剂。
图3示出了在图2所示的结构的所有暴露的表面(包括绝缘层14的暴露表面和多个构图后的含Si半导体层16’的暴露表面)上形成电介质衬垫18之后的结构。应当注意，电介质衬垫18包括不同于绝缘层14的绝缘材料。例如，当绝缘层14是氧化物时，电介质衬垫18是氮化物。需要不同类型的绝缘材料以提供针对在底部含Si层12中定义多个鳍片时使用的后续蚀刻的蚀刻选择性。
通过热工艺或通过沉积工艺(包括用于形成绝缘层14的上述沉积工艺)形成电介质衬垫18。电介质衬垫18的厚度可以根据用于形成电介质衬垫18的技术而改变。典型地，电介质衬垫18的厚度约为1～20nm，更典型地约为10～20nm。
接着，如图4所示，实施计时(timed)蚀刻工艺(例如，反应离子蚀刻)以将电介质衬垫18转换成绝缘间隔件20。如图所示，形成的每个绝缘间隔件20保护构图后的含Si半导体层16’的下部，而使每个构图后的含Si层16’的上部(包括上面的水平表面)暴露。实施的计时蚀刻工艺是选择性的，用于去除电介质衬垫18。
图5示出了在从图4所示的结构中去除每个构图后的含Si半导体层16’之后得到的结构。该去除步骤留下了用于在下面的底部半导体层12中定义多个鳍片的绝缘间隔件20。使用与绝缘材料相比选择性地去除硅的蚀刻工艺来实现对构图后的含Si半导体层16’的去除。
图6示出了去除绝缘层14的不被绝缘间隔件20保护的暴露部分之后形成的结构。剩余的绝缘层用作用于在下面的底部半导体层12中形成鳍片(即，半导体体区)的硬掩模14’。使用相对于绝缘间隔件20选择性地去除绝缘层14的材料的蚀刻工艺来实现对绝缘层14的不被绝缘间隔件20保护的暴露部分的去除。例如，当绝缘层14是氧化物时，绝缘间隔件20包括氮化物，本申请的该步骤中可以使用反应离子蚀刻(RIE)。
在形成硬掩模14’之后，使用选择性地去除绝缘间隔件20的蚀刻工艺去除绝缘间隔件20。在每个硬掩模14’是氧化物且绝缘间隔件20包括氮化物的实施例中，本申请的该步骤中可以使用等离子体蚀刻或湿法热磷酸蚀刻。例如，从所述结构去除绝缘间隔件20之后得到的结构如图7所示。
图8示出了在底部半导体层12中形成多个鳍片22(即，半导体体区)之后的结构。通过利用相对于绝缘材料选择性地去除半导体材料的单个计时蚀刻工艺形成多个鳍片22。例如，可以使用包括CF4作为反应剂的反应离子蚀刻工艺。所形成的每个鳍片22具有约10～20nm的窄宽度，并具有约50～100nm的垂直高度。
应当注意，图1-8示出了使用侧壁影像工艺在含Si衬底中形成鳍片(或半导体体区)22。
就本发明的这点而言，可选地，可以执行热氧化工艺以在图8所示的所有暴露的表面上形成牺牲层。在本发明的附图中，为清楚起见没有示出该牺牲氧化物层。
图9示出了在图8所示的结构的所有暴露表面上形成电介质层24之后的结构。该电介质层24由与硬掩模14’相比不同的绝缘体构成。例如，当硬掩模14’由氧化物构成时，电介质层24由氮化物构成。电介质层24可以利用形成电介质衬垫18时的上述技术之一形成。
接着，如图10所示，实施计时蚀刻工艺(例如反应离子蚀刻)以将电介质层24转换成第二绝缘间隔件24’。如图所示，形成的每个绝缘间隔件24’保护每个鳍片22的下部，而使得硬掩模14’的至少一部分暴露。所实施的计时蚀刻工艺是选择性的，用于去除第三绝缘层24。
然后执行凹陷(recessed)蚀刻工艺，例如，各向同性蚀刻或各向异性反应离子蚀刻，以在每个鳍片22下面(即印迹处)的底部半导体层12中形成基座区域26。包括基座区域26的所得结构例如如图11所示。
图12示出了执行在所有暴露的表面上生长氧化物衬垫28的局部氧化工艺之后的图11的结构。所形成的氧化物衬垫28的厚度应当以这样的方式限定：在每个鳍片22的下面保留半导体材料26’。注意，在局部氧化工艺期间，氧化物衬垫消耗了一些基座区域26。在含氧氛围中执行局部氧化工艺且典型地采用约1000℃或更高的氧化温度。
在本发明的下一步骤中，使用高密度等离子体CVD工艺沉积各向异性氧化物。该步骤的特征在于自底向上填充，而在每个鳍片22上的侧壁上有限地沉积。然后执行侧壁氧化物蚀刻工艺，形成图13所示的结构。在图13中，附图标记30表示所沉积并被回蚀的高密度等离子体氧化物。
图14示出了从所述结构选择性地去除绝缘间隔件24’之后形成的结构。具体而言，在本申请的该步骤中，使用相对于氧化物和半导体材料选择性地去除间隔件材料的蚀刻工艺。具体而言，当绝缘间隔件24’是氮化物时，采用热磷酸蚀刻的本征(intrinsic)等离子体蚀刻。应当注意，如图14所示形成间隙31。该间隙31提供栅极到源极/漏极重叠区域处的较薄的氧化物，同时仍然维持鳍片之间的较厚的氧化物。这提供了好的栅极到源极/漏极控制，而保持栅极到栅极电容低。
在形成图14所示的结构之后，通过HF基湿法蚀刻去除可选的牺牲层，然后形成栅电介质，例如氧化物、氮化物、氧氮化物或它们的多层。为清楚起见，每个鳍片的侧壁上存在的栅电介质被省略。可以通过热生长工艺(例如氧化、氮化或氧氮化)形成栅电介质。备选地，可以通过沉积工艺，例如化学汽相沉积(CVD)、等离子体辅助CVD、金属有机化学汽相沉积(MOCVD)、原子层沉积(ALD)、蒸镀、反应溅射、化学溶液沉积以及其它类似沉积工艺，形成栅电介质。还可以使用上述工艺的任意组合来形成栅电介质。
栅电介质包括具有约4.0或更高介电常数的绝缘材料。除非特别说明，这里提及的所有的介电常数都是相对于真空而言的。在一个实施例中，栅电介质包括高k材料。术语“高k”表示介电常数大于4.0的介质，优选地，大于7.0的介质。具体而言，本发明中材料的栅电介质包括，但不限于：氧化物、氮化物、氧氮化物和/或包括金属硅化物和氮化的金属硅化物的硅化物。在一个实施例中，优选地，栅电介质包括氧化物，例如，SiO2、HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、Y2O3、Ga2O3、GdGaO及它们的混合物。栅电介质的极其优选的示例包括HfO2、硅化铪和氧氮化硅铪。栅电介质的物理厚度可以变化，但典型地，栅电介质具有约0.5～10nm的厚度，更典型地，具有约0.5～3nm的厚度。
接着，形成栅电极32。栅电极32包括导电材料，包括例如多晶Si、SiGe、金属、金属合金、金属硅化物、金属氮化物、金属碳化物和包括它们的多层的组合。当存在多层时，可以在每个导电层之间设置扩散阻挡层(未示出)，例如TiN或TaN。
使用包括例如化学汽相沉积、等离子体增强化学汽相沉积、原子层沉积、溅射、电镀、蒸镀和其它任意类似沉积工艺的常规沉积工艺形成栅电极32。在用多晶Si或SiGe作栅电极32的实施例中，可以使用原位沉积工艺，或备选地可以在沉积之后进行离子注入的工艺。栅电极32的厚度对于本发明是无关紧要的。然而，典型地，栅电极32的厚度约为50～200nm。
在形成栅电介质和栅电极32之后，使用常规平坦化工艺例如，化学机械抛光(CMP)和/或研磨来使栅电极32平坦化。所得到的包括被平坦化的栅电极32的结构在图15中示出。
形成图15中所示的结构的上述处理步骤之后，可以执行常规CMOS处理步骤，包括对栅导体的构图、间隔件的形成、晕圈(halo)、延伸和源极/漏极注入以及金属化。
尽管已经参考本发明的优选实施例具体地示出和描述了本发明，本领域技术人员应当理解，可以做出形式和细节上的上述和其它改变，而不偏离本发明的精神和范围。因此，期望本发明不限于所示出和阐述的具体形式和细节，而是落在所附权利要求的范围中。
Claims (19)
1.一种在半导体衬底上制造多个FinFET的方法，包括：
形成在所述半导体衬底上延伸的多个半导体体区，每个所述半导体体区包括其上的硬掩模材料以及每个所述半导体体区的侧壁上的绝缘间隔件；
使所述半导体衬底的一部分凹陷以在每个所述半导体体区的印迹处形成基座区域；
在包括所述基座区域的部分的所述半导体衬底的暴露表面上生长氧化物；
在所述生长的氧化物上形成回蚀的各向异性氧化物；
去除所述绝缘间隔件，其中在所述回蚀的各向异性氧化物和所述半导体体区之间形成间隙；以及
形成栅电介质和栅导体，其中所述栅电介质存在于所述半导体体区的每个侧壁上。
2.根据权利要求1的方法，其中形成所述多个半导体体区的步骤包括侧壁影像工艺。
3.根据权利要求1的方法，其中形成所述绝缘间隔件的步骤包括：沉积或生长绝缘材料，并进行蚀刻。
4.根据权利要求1的方法，其中使所述半导体衬底的一部分凹陷的步骤包括各向同性或各向异性的反应离子蚀刻工艺。
5.根据权利要求1的方法，其中利用在1000℃或更高的温度下执行的局部氧化工艺来执行在所述半导体衬底的暴露表面上生长所述氧化物的步骤。
6.根据权利要求1的方法，其中形成所述回蚀的各向异性氧化物的步骤包括：高密度等离子体CVD工艺，其后是侧壁氧化物回蚀工艺。
7.根据权利要求1的方法，其中去除所述绝缘间隔件的步骤包括本征等离子体蚀刻。
8.一种在半导体衬底上制造多个FinFET的方法，包括：
形成在含Si半导体衬底上延伸的多个含Si半导体体区，每个所述含Si半导体体区包括其上的氧化物硬掩模以及每个所述含Si半导体体区的侧壁上的氮化物间隔件；
使所述含Si半导体衬底的一部分凹陷以在每个所述含Si半导体体区的印迹处形成基座区域；
在包括所述基座区域的部分的所述含Si半导体衬底的暴露表面上生长氧化物；
在所述生长的氧化物上形成回蚀的各向异性氧化物；
去除所述氮化物间隔件，其中在所述回蚀的各向异性氧化物和所述半导体体区之间形成间隙；以及
形成栅电介质和栅导体，其中所述栅电介质存在于所述含Si半导体体区的每个侧壁上。
9.根据权利要求8的方法，其中形成所述多个半导体体区的步骤包括侧壁影像工艺。
10.根据权利要求8的方法，其中形成所述氮化物间隔件的步骤包括：沉积或生长包含氮化物的材料，并进行蚀刻。
11.根据权利要求8的方法，其中使所述含Si半导体衬底的一部分凹陷的步骤包括各向同性或各向异性的反应离子蚀刻工艺。
12.根据权利要求8的方法，其中利用在1000℃或更高的温度下执行的局部氧化工艺来执行所述在所述含Si半导体衬底的暴露表面上生长所述氧化物的步骤。
13.根据权利要求8的方法，其中形成所述回蚀的各向异性氧化物的步骤包括：高密度等离子体CVD工艺，其后是侧壁氧化物回蚀工艺。
14.根据权利要求8的方法，其中去除所述氮化物间隔件的步骤包括热磷酸的本征等离子体蚀刻。
15.一种半导体结构，包括：直接位于半导体衬底的凸起的表面上的多个FinFET，其中每个所述FinFET包括围绕半导体体区的栅电介质和栅电极，其中所述栅电介质和所述栅电极的一部分位于回蚀的各向异性氧化物和所述半导体体区之间的区域中，
其中所述回蚀的各向异性氧化物位于热氧化物的表面上。
16.根据权利要求15的结构，其中所述半导体衬底和所述半导体体区包括相同的含Si半导体材料。
17.根据权利要求15的结构，其中每个所述FinFET包括位于所述半导体体区顶上的氧化物硬掩模。
18.根据权利要求15的结构，其中所述栅电介质是氧化物。
19.根据权利要求15的结构，其中所述栅导体包括多晶硅。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/559,460 | 2006-11-14 | ||
| US11/559,460 US7470570B2 (en) | 2006-11-14 | 2006-11-14 | Process for fabrication of FinFETs |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101183664A CN101183664A (zh) | 2008-05-21 |
| CN101183664B true CN101183664B (zh) | 2011-08-31 |
Family
ID=39368398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007101801863A Active CN101183664B (zh) | 2006-11-14 | 2007-10-11 | 半导体结构及制造多个鳍片场效应晶体管的方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7470570B2 (zh) |
| CN (1) | CN101183664B (zh) |
Families Citing this family (122)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080237719A1 (en) * | 2007-03-28 | 2008-10-02 | Doyle Brian S | Multi-gate structure and method of doping same |
| KR100876892B1 (ko) * | 2007-06-29 | 2009-01-07 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| GB2474867A (en) * | 2009-10-28 | 2011-05-04 | Bombardier Transp Gmbh | Transferring electric energy to a vehicle using consecutive segments |
| US8455364B2 (en) * | 2009-11-06 | 2013-06-04 | International Business Machines Corporation | Sidewall image transfer using the lithographic stack as the mandrel |
| US8310013B2 (en) * | 2010-02-11 | 2012-11-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a FinFET device |
| US8399931B2 (en) * | 2010-06-30 | 2013-03-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout for multiple-fin SRAM cell |
| US8729627B2 (en) * | 2010-05-14 | 2014-05-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained channel integrated circuit devices |
| US8614152B2 (en) | 2011-05-25 | 2013-12-24 | United Microelectronics Corp. | Gate structure and a method for forming the same |
| US8772860B2 (en) | 2011-05-26 | 2014-07-08 | United Microelectronics Corp. | FINFET transistor structure and method for making the same |
| US9184100B2 (en) | 2011-08-10 | 2015-11-10 | United Microelectronics Corp. | Semiconductor device having strained fin structure and method of making the same |
| US9105660B2 (en) | 2011-08-17 | 2015-08-11 | United Microelectronics Corp. | Fin-FET and method of forming the same |
| US8853013B2 (en) | 2011-08-19 | 2014-10-07 | United Microelectronics Corp. | Method for fabricating field effect transistor with fin structure |
| US8674433B2 (en) | 2011-08-24 | 2014-03-18 | United Microelectronics Corp. | Semiconductor process |
| US8691651B2 (en) | 2011-08-25 | 2014-04-08 | United Microelectronics Corp. | Method of forming non-planar FET |
| CN102969345B (zh) * | 2011-08-31 | 2015-04-01 | 中芯国际集成电路制造(上海)有限公司 | 具有t型鳍部的鳍式场效应管及其形成方法 |
| US8441072B2 (en) | 2011-09-02 | 2013-05-14 | United Microelectronics Corp. | Non-planar semiconductor structure and fabrication method thereof |
| CN103000505B (zh) * | 2011-09-16 | 2015-10-14 | 中芯国际集成电路制造(上海)有限公司 | 多栅器件的形成方法 |
| US8497198B2 (en) | 2011-09-23 | 2013-07-30 | United Microelectronics Corp. | Semiconductor process |
| US8426277B2 (en) | 2011-09-23 | 2013-04-23 | United Microelectronics Corp. | Semiconductor process |
| US8723236B2 (en) * | 2011-10-13 | 2014-05-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device and method of manufacturing same |
| US8722501B2 (en) | 2011-10-18 | 2014-05-13 | United Microelectronics Corp. | Method for manufacturing multi-gate transistor device |
| US8575708B2 (en) | 2011-10-26 | 2013-11-05 | United Microelectronics Corp. | Structure of field effect transistor with fin structure |
| US8871575B2 (en) | 2011-10-31 | 2014-10-28 | United Microelectronics Corp. | Method of fabricating field effect transistor with fin structure |
| US8278184B1 (en) | 2011-11-02 | 2012-10-02 | United Microelectronics Corp. | Fabrication method of a non-planar transistor |
| US8546202B2 (en) | 2011-11-09 | 2013-10-01 | United Microelectronics Corp. | Manufacturing method for semiconductor structures |
| US8426283B1 (en) | 2011-11-10 | 2013-04-23 | United Microelectronics Corp. | Method of fabricating a double-gate transistor and a tri-gate transistor on a common substrate |
| CN103107192B (zh) * | 2011-11-10 | 2016-05-18 | 中芯国际集成电路制造(北京)有限公司 | 半导体装置及其制造方法 |
| US8440511B1 (en) | 2011-11-16 | 2013-05-14 | United Microelectronics Corp. | Method for manufacturing multi-gate transistor device |
| US8604548B2 (en) | 2011-11-23 | 2013-12-10 | United Microelectronics Corp. | Semiconductor device having ESD device |
| US8557675B2 (en) | 2011-11-28 | 2013-10-15 | Globalfoundries Inc. | Methods of patterning features in a structure using multiple sidewall image transfer technique |
| US8803247B2 (en) | 2011-12-15 | 2014-08-12 | United Microelectronics Corporation | Fin-type field effect transistor |
| KR101857582B1 (ko) * | 2011-12-20 | 2018-05-14 | 인텔 코포레이션 | 반도체 구조물 및 제조 방법 |
| US8698199B2 (en) | 2012-01-11 | 2014-04-15 | United Microelectronics Corp. | FinFET structure |
| US9698229B2 (en) | 2012-01-17 | 2017-07-04 | United Microelectronics Corp. | Semiconductor structure and process thereof |
| US8946031B2 (en) | 2012-01-18 | 2015-02-03 | United Microelectronics Corp. | Method for fabricating MOS device |
| US8669186B2 (en) | 2012-01-26 | 2014-03-11 | Globalfoundries Inc. | Methods of forming SRAM devices using sidewall image transfer techniques |
| US8664060B2 (en) | 2012-02-07 | 2014-03-04 | United Microelectronics Corp. | Semiconductor structure and method of fabricating the same |
| US8822284B2 (en) | 2012-02-09 | 2014-09-02 | United Microelectronics Corp. | Method for fabricating FinFETs and semiconductor structure fabricated using the method |
| US9159809B2 (en) | 2012-02-29 | 2015-10-13 | United Microelectronics Corp. | Multi-gate transistor device |
| US9006107B2 (en) | 2012-03-11 | 2015-04-14 | United Microelectronics Corp. | Patterned structure of semiconductor device and fabricating method thereof |
| US9159626B2 (en) | 2012-03-13 | 2015-10-13 | United Microelectronics Corp. | FinFET and fabricating method thereof |
| US8946078B2 (en) | 2012-03-22 | 2015-02-03 | United Microelectronics Corp. | Method of forming trench in semiconductor substrate |
| CN103367152B (zh) * | 2012-03-31 | 2016-05-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件、鳍式场效应管的形成方法 |
| US9559189B2 (en) | 2012-04-16 | 2017-01-31 | United Microelectronics Corp. | Non-planar FET |
| US9142649B2 (en) | 2012-04-23 | 2015-09-22 | United Microelectronics Corp. | Semiconductor structure with metal gate and method of fabricating the same |
| US8766319B2 (en) | 2012-04-26 | 2014-07-01 | United Microelectronics Corp. | Semiconductor device with ultra thin silicide layer |
| US8709910B2 (en) | 2012-04-30 | 2014-04-29 | United Microelectronics Corp. | Semiconductor process |
| US8691652B2 (en) | 2012-05-03 | 2014-04-08 | United Microelectronics Corp. | Semiconductor process |
| US8877623B2 (en) | 2012-05-14 | 2014-11-04 | United Microelectronics Corp. | Method of forming semiconductor device |
| US8470714B1 (en) | 2012-05-22 | 2013-06-25 | United Microelectronics Corp. | Method of forming fin structures in integrated circuits |
| US9012975B2 (en) | 2012-06-14 | 2015-04-21 | United Microelectronics Corp. | Field effect transistor and manufacturing method thereof |
| US8796695B2 (en) | 2012-06-22 | 2014-08-05 | United Microelectronics Corp. | Multi-gate field-effect transistor and process thereof |
| CN103531467B (zh) * | 2012-07-02 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| US8872280B2 (en) | 2012-07-31 | 2014-10-28 | United Microelectronics Corp. | Non-planar FET and manufacturing method thereof |
| US8586449B1 (en) * | 2012-08-14 | 2013-11-19 | International Business Machines Corporation | Raised isolation structure self-aligned to fin structures |
| CN103632978B (zh) * | 2012-08-29 | 2016-07-06 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| US9318567B2 (en) | 2012-09-05 | 2016-04-19 | United Microelectronics Corp. | Fabrication method for semiconductor devices |
| US9159831B2 (en) | 2012-10-29 | 2015-10-13 | United Microelectronics Corp. | Multigate field effect transistor and process thereof |
| US9054020B2 (en) * | 2012-11-28 | 2015-06-09 | International Business Machines Corporation | Double density semiconductor fins and method of fabrication |
| US8928057B2 (en) * | 2012-11-30 | 2015-01-06 | International Business Machines Corporation | Uniform finFET gate height |
| US8829617B2 (en) * | 2012-11-30 | 2014-09-09 | International Business Machines Corporation | Uniform finFET gate height |
| US9536792B2 (en) | 2013-01-10 | 2017-01-03 | United Microelectronics Corp. | Complementary metal oxide semiconductor field effect transistor, metal oxide semiconductor field effect transistor and manufacturing method thereof |
| US8785284B1 (en) | 2013-02-20 | 2014-07-22 | International Business Machines Corporation | FinFETs and fin isolation structures |
| US9076870B2 (en) | 2013-02-21 | 2015-07-07 | United Microelectronics Corp. | Method for forming fin-shaped structure |
| US9159576B2 (en) * | 2013-03-05 | 2015-10-13 | Qualcomm Incorporated | Method of forming finFET having fins of different height |
| US8841197B1 (en) * | 2013-03-06 | 2014-09-23 | United Microelectronics Corp. | Method for forming fin-shaped structures |
| US8900937B2 (en) * | 2013-03-11 | 2014-12-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device structure and methods of making same |
| US9040363B2 (en) | 2013-03-20 | 2015-05-26 | International Business Machines Corporation | FinFET with reduced capacitance |
| US9196500B2 (en) | 2013-04-09 | 2015-11-24 | United Microelectronics Corp. | Method for manufacturing semiconductor structures |
| US9711368B2 (en) | 2013-04-15 | 2017-07-18 | United Microelectronics Corp. | Sidewall image transfer process |
| US8853015B1 (en) | 2013-04-16 | 2014-10-07 | United Microelectronics Corp. | Method of forming a FinFET structure |
| US8709901B1 (en) | 2013-04-17 | 2014-04-29 | United Microelectronics Corp. | Method of forming an isolation structure |
| US9147747B2 (en) | 2013-05-02 | 2015-09-29 | United Microelectronics Corp. | Semiconductor structure with hard mask disposed on the gate structure |
| US9000483B2 (en) | 2013-05-16 | 2015-04-07 | United Microelectronics Corp. | Semiconductor device with fin structure and fabrication method thereof |
| US9263287B2 (en) | 2013-05-27 | 2016-02-16 | United Microelectronics Corp. | Method of forming fin-shaped structure |
| US9219133B2 (en) * | 2013-05-30 | 2015-12-22 | Stmicroelectronics, Inc. | Method of making a semiconductor device using spacers for source/drain confinement |
| US20140353767A1 (en) * | 2013-05-31 | 2014-12-04 | Stmicroelectronics, Inc. | Method for the formation of fin structures for finfet devices |
| US8802521B1 (en) | 2013-06-04 | 2014-08-12 | United Microelectronics Corp. | Semiconductor fin-shaped structure and manufacturing process thereof |
| US9006804B2 (en) | 2013-06-06 | 2015-04-14 | United Microelectronics Corp. | Semiconductor device and fabrication method thereof |
| US9070710B2 (en) | 2013-06-07 | 2015-06-30 | United Microelectronics Corp. | Semiconductor process |
| US8993384B2 (en) | 2013-06-09 | 2015-03-31 | United Microelectronics Corp. | Semiconductor device and fabrication method thereof |
| US9401429B2 (en) | 2013-06-13 | 2016-07-26 | United Microelectronics Corp. | Semiconductor structure and process thereof |
| US9263282B2 (en) | 2013-06-13 | 2016-02-16 | United Microelectronics Corporation | Method of fabricating semiconductor patterns |
| US9123810B2 (en) | 2013-06-18 | 2015-09-01 | United Microelectronics Corp. | Semiconductor integrated device including FinFET device and protecting structure |
| US9048246B2 (en) | 2013-06-18 | 2015-06-02 | United Microelectronics Corp. | Die seal ring and method of forming the same |
| US9190291B2 (en) | 2013-07-03 | 2015-11-17 | United Microelectronics Corp. | Fin-shaped structure forming process |
| US9105685B2 (en) | 2013-07-12 | 2015-08-11 | United Microelectronics Corp. | Method of forming shallow trench isolation structure |
| US9257427B2 (en) | 2013-07-15 | 2016-02-09 | Globalfoundries Inc. | Merged tapered finFET |
| US9093565B2 (en) | 2013-07-15 | 2015-07-28 | United Microelectronics Corp. | Fin diode structure |
| US9019672B2 (en) | 2013-07-17 | 2015-04-28 | United Microelectronics Corporation | Chip with electrostatic discharge protection function |
| US8981487B2 (en) | 2013-07-31 | 2015-03-17 | United Microelectronics Corp. | Fin-shaped field-effect transistor (FinFET) |
| US9006805B2 (en) | 2013-08-07 | 2015-04-14 | United Microelectronics Corp. | Semiconductor device |
| CN104347421A (zh) * | 2013-08-07 | 2015-02-11 | 中芯国际集成电路制造(北京)有限公司 | 鳍式场效应管的形成方法 |
| US9105582B2 (en) | 2013-08-15 | 2015-08-11 | United Microelectronics Corporation | Spatial semiconductor structure and method of fabricating the same |
| US9293345B2 (en) | 2013-08-16 | 2016-03-22 | Globalfoundries Inc. | Sidewall image transfer with a spin-on hardmask |
| US9385048B2 (en) | 2013-09-05 | 2016-07-05 | United Microelectronics Corp. | Method of forming Fin-FET |
| US9373719B2 (en) | 2013-09-16 | 2016-06-21 | United Microelectronics Corp. | Semiconductor device |
| US9166024B2 (en) | 2013-09-30 | 2015-10-20 | United Microelectronics Corp. | FinFET structure with cavities and semiconductor compound portions extending laterally over sidewall spacers |
| US9018066B2 (en) | 2013-09-30 | 2015-04-28 | United Microelectronics Corp. | Method of fabricating semiconductor device structure |
| US9306032B2 (en) | 2013-10-25 | 2016-04-05 | United Microelectronics Corp. | Method of forming self-aligned metal gate structure in a replacement gate process using tapered interlayer dielectric |
| US8980701B1 (en) | 2013-11-05 | 2015-03-17 | United Microelectronics Corp. | Method of forming semiconductor device |
| US9299843B2 (en) | 2013-11-13 | 2016-03-29 | United Microelectronics Corp. | Semiconductor structure and manufacturing method thereof |
| US8951884B1 (en) | 2013-11-14 | 2015-02-10 | United Microelectronics Corp. | Method for forming a FinFET structure |
| US9412603B2 (en) | 2013-11-19 | 2016-08-09 | Applied Materials, Inc. | Trimming silicon fin width through oxidation and etch |
| US9356046B2 (en) * | 2013-11-22 | 2016-05-31 | Globalfoundries Inc. | Structure and method for forming CMOS with NFET and PFET having different channel materials |
| US9177797B2 (en) * | 2013-12-04 | 2015-11-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Lithography using high selectivity spacers for pitch reduction |
| US9196612B2 (en) | 2014-03-26 | 2015-11-24 | International Business Machines Corporation | Semiconductor device including merged-unmerged work function metal and variable fin pitch |
| KR102192350B1 (ko) * | 2014-08-05 | 2020-12-18 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조방법 |
| US9524987B2 (en) * | 2014-10-21 | 2016-12-20 | United Microelectronics Corp. | Fin-shaped structure and method thereof |
| US10002876B2 (en) * | 2014-10-29 | 2018-06-19 | International Business Machines Corporation | FinFET vertical flash memory |
| US9859275B2 (en) | 2015-01-26 | 2018-01-02 | International Business Machines Corporation | Silicon nitride fill for PC gap regions to increase cell density |
| US9437445B1 (en) * | 2015-02-24 | 2016-09-06 | International Business Machines Corporation | Dual fin integration for electron and hole mobility enhancement |
| TWI642184B (zh) | 2015-05-15 | 2018-11-21 | 聯華電子股份有限公司 | 非平面電晶體與其製作方法 |
| US9530772B1 (en) | 2015-08-06 | 2016-12-27 | International Business Machines Corporation | Methods of manufacturing devices including gates with multiple lengths |
| US9805991B2 (en) | 2015-08-20 | 2017-10-31 | International Business Machines Corporation | Strained finFET device fabrication |
| KR102323943B1 (ko) | 2015-10-21 | 2021-11-08 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
| US9882028B2 (en) * | 2016-06-29 | 2018-01-30 | International Business Machines Corporation | Pitch split patterning for semiconductor devices |
| US10424515B2 (en) | 2016-06-30 | 2019-09-24 | International Business Machines Corporation | Vertical FET devices with multiple channel lengths |
| KR102568562B1 (ko) * | 2017-01-24 | 2023-08-18 | 삼성전자주식회사 | 반도체 장치 |
| US10204781B1 (en) | 2018-02-14 | 2019-02-12 | Applied Materials, Inc. | Methods for bottom up fin structure formation |
| US10439047B2 (en) | 2018-02-14 | 2019-10-08 | Applied Materials, Inc. | Methods for etch mask and fin structure formation |
| CN111312821B (zh) * | 2020-02-22 | 2022-07-05 | 上海朕芯微电子科技有限公司 | 一种鳍型结构的功率mosfet及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1581431A (zh) * | 2003-08-14 | 2005-02-16 | 三星电子株式会社 | 多结构的硅鳍形及制造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6965142B2 (en) * | 1995-03-07 | 2005-11-15 | Impinj, Inc. | Floating-gate semiconductor structures |
| US20020011612A1 (en) * | 2000-07-31 | 2002-01-31 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6770500B2 (en) * | 2002-03-15 | 2004-08-03 | International Business Machines Corporation | Process of passivating a metal-gated complementary metal oxide semiconductor |
| US7148526B1 (en) * | 2003-01-23 | 2006-12-12 | Advanced Micro Devices, Inc. | Germanium MOSFET devices and methods for making same |
| KR100487567B1 (ko) * | 2003-07-24 | 2005-05-03 | 삼성전자주식회사 | 핀 전계효과 트랜지스터 형성 방법 |
| US7224029B2 (en) * | 2004-01-28 | 2007-05-29 | International Business Machines Corporation | Method and structure to create multiple device widths in FinFET technology in both bulk and SOI |
| KR100549008B1 (ko) * | 2004-03-17 | 2006-02-02 | 삼성전자주식회사 | 등방성식각 기술을 사용하여 핀 전계효과 트랜지스터를제조하는 방법 |
| US7045862B2 (en) * | 2004-06-11 | 2006-05-16 | International Business Machines Corporation | Method and structure for providing tuned leakage current in CMOS integrated circuit |
| US7105934B2 (en) * | 2004-08-30 | 2006-09-12 | International Business Machines Corporation | FinFET with low gate capacitance and low extrinsic resistance |
| JP2007073831A (ja) * | 2005-09-08 | 2007-03-22 | Toshiba Corp | 半導体装置の製造方法 |
-
2006
- 2006-11-14 US US11/559,460 patent/US7470570B2/en active Active
-
2007
- 2007-10-11 CN CN2007101801863A patent/CN101183664B/zh active Active
-
2008
- 2008-12-23 US US12/342,655 patent/US8614485B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1581431A (zh) * | 2003-08-14 | 2005-02-16 | 三星电子株式会社 | 多结构的硅鳍形及制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101183664A (zh) | 2008-05-21 |
| US20090101995A1 (en) | 2009-04-23 |
| US8614485B2 (en) | 2013-12-24 |
| US20080111184A1 (en) | 2008-05-15 |
| US7470570B2 (en) | 2008-12-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101183664B (zh) | 半导体结构及制造多个鳍片场效应晶体管的方法 | |
| US7659157B2 (en) | Dual metal gate finFETs with single or dual high-K gate dielectric | |
| US7973389B2 (en) | Isolated tri-gate transistor fabricated on bulk substrate | |
| CN108122776A (zh) | Finfef器件及其形成方法 | |
| US10361199B2 (en) | Vertical transistor transmission gate with adjacent NFET and PFET | |
| US20100065917A1 (en) | Semiconductor device and method of manufacturing the same | |
| CN105097556A (zh) | FinFET及其制造方法 | |
| WO2013095779A1 (en) | Soi finfet with recessed merged fins and liner for enhanced stress coupling | |
| US10957761B2 (en) | Electrical isolation for nanosheet transistor devices | |
| US20120187523A1 (en) | Method and structure for shallow trench isolation to mitigate active shorts | |
| US10224207B2 (en) | Forming a contact for a tall fin transistor | |
| US9947649B1 (en) | Large area electrostatic dischage for vertical transistor structures | |
| JP2012169433A (ja) | 半導体装置 | |
| US10777468B1 (en) | Stacked vertical field-effect transistors with sacrificial layer patterning | |
| CN104637818A (zh) | 用于制造鳍片场效应晶体管器件的方法和鳍片场效应晶体管器件 | |
| US10937685B2 (en) | Diffusion break structures in semiconductor devices | |
| US11646373B2 (en) | Vertical field effect transistor with bottom spacer | |
| US10147648B1 (en) | Vertical fin gate structure for RF device | |
| US6657261B2 (en) | Ground-plane device with back oxide topography | |
| CN104217948B (zh) | 半导体制造方法 | |
| CN103855026A (zh) | FinFET及其制造方法 | |
| TWI631662B (zh) | 在絕緣體上半導體基板上形成隔離結構之方法 | |
| WO2023040424A1 (en) | Semiconductor structure having bottom isolation and enhanced carrier mobility | |
| CN103855027A (zh) | FinFET及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20171201 Address after: Grand Cayman, Cayman Islands Patentee after: GLOBALFOUNDRIES INC. Address before: American New York Patentee before: Core USA second LLC Effective date of registration: 20171201 Address after: American New York Patentee after: Core USA second LLC Address before: American New York Patentee before: International Business Machines Corp. |
|
| TR01 | Transfer of patent right |