TWI631662B - 在絕緣體上半導體基板上形成隔離結構之方法 - Google Patents

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Abstract

所揭示之一種說明性方法包括但不限於形成第一溝槽，其伸入穿透主動層與埋置型絕緣層，並且使主體半導體層之上表面曝露於第一溝槽之底端以便界定主動區，主動區具有外周界並於主動區整個外周界週圍第一溝槽內形成側壁間隔物。本方法亦包括在形成側壁間隔物之後，進行至少一個蝕刻程序穿過第一溝槽以界定伸入主體半導體層之第二溝槽，並且形成在第一溝槽與第二溝槽之組合物中包含絕緣材料之隔離結構。

Description

在絕緣體上半導體基板上形成隔離結構之方法
本揭露大體上係關於積體電路的製造，並且更尤指在絕緣體上半導體(SOI)基板上形成隔離結構之各種方法。
在如微處理器、ASIC、儲存裝置及諸如此類之現代積體電路中，係在有限的晶片面積中及晶片面積上形成非常大量的電路元件，例如：場效電晶體(FET)、雙極電晶體裝置、接面場效電晶體(JFET)、電容器、電阻器等。FET裝置有各種不同的組態，例如：平面型裝置、FinFET裝置、亞米茄形閘極(omega gate)裝置、環繞式閘極(GAA)裝置，諸如奈米線裝置等，而且它們可形成有多晶矽閘極電極或由一或多層金屬所構成之閘極電極。這些FET裝置無論呈何種精確形式或組態，一般是在切換模式下運作，亦即這些裝置呈現高度導電狀態(導通狀態)及高阻抗狀態(截止狀態)。場效電晶體的狀態受控於閘極電極，閘極電極在施加適當的控制電壓時，控制汲極區與源極區之間的閘極電極底下之半導體基板中形成之通道區的導電性。一 層絕緣材料使閘極電極與半導體基板分離。
在一些應用中，積體電路(IC)產品有時是在所謂的SOI基板(絕緣體上半導體基板)上形成。舉例而言，可在SOI基板上形成包括全空乏型或部分空乏型FET(例如：平面型裝置或FinFET裝置)之積體電路產品。請參閱第1A圖，這些例如電晶體之電路元件乃是在SOI基板12中所界定之已間隔開的主動區10A至10F中形成。更具體地說，基板12中形成隔離結構20的方式是在基板12中界定隔離溝槽(圖未示)，並於其後以絕緣材料裝填該等隔離溝槽。產生之隔離結構20有時稱為淺溝槽隔離(STI)結構。實際上，隔離結構20在基板中界定已間隔開的主動區10A至10F。隔離結構20使電路元件彼此電性隔離，以致電路可如所欲運作，而不會在相鄰裝置間造成短路。主動區10A至10F通常具有矩形組態(從上方檢視時)，但並非所有應用都是如此。主動區10A至10F各具有主動區長度(AL)及主動區寬度(AW)。主動區長度通常視為主動區順著與將在主動區上面形成之電晶體裝置(圖未示)之閘極長度方向平行之方向的尺寸。反言之，主動區寬度通常視為主動區順著與將在主動區上面形成之電晶體裝置(圖未示)之閘極寬度方向平行之方向的尺寸。在一些應用中，可在單一主動區上面形成多個電晶體裝置。
然而，在SOI基板上形成隔離結構並非全無問題。第1B圖乃說明性SOI基板12之截面圖(順著主動區長度(AL)方向取看)。大體上，SOI基板12乃由主動半導 體層12A、主體半導體層12C、以及置於主動層12A與主體層12C間的埋置型絕緣層12B(有時稱為「BOX」層)所構成。電晶體裝置全都是在主動層12A中及主動層12A上面形成。在這項實施例中，主動層12A乃由第一主動層區域12A1及第二主動層區域12A2所構成，其中區域12A1及12A2乃由不同半導體材料所構成。舉例而言，第一主動層區域12A1可以是一層拉伸應變矽或碳化矽，可在此處形成N型電晶體裝置，而第二主動層區域12A2可以是一層壓縮應變矽鍺，可在此處形成P型電晶體裝置。在第一主動層區域12A1上誘發拉伸應變，以便提升待形成於其中之N型裝置之電氣效能，而第二主動層區域12A2上則誘發壓縮應變，以便提升待形成於其中之P型裝置之電氣效能。當然，在一些應用中，整個主動層12A可由單一半導體材料所製成，例如：矽，其中主動層12A之不同區域係誘發有所欲應變，以便提升待形成於其中之電晶體裝置之電氣效能。另外，主動層12A之此等部分並非全都需要是應變半導體材料。舉例而言，第一主動層區域12A1可以是待形成N型裝置之實質無應變半導體材料區域，而第二主動層區域12A2可以是可形成P型裝置之壓縮應變半導體材料區域。
第1C圖繪示主動層12A上面已形成第一層14與第二層16後的產品。第一與第二層14、16可由各種不同材料所構成，並且形成的厚度可以不同。在一項實施例中，第一層14可以是墊氧化物層，而第二層16可以是 墊氮化物層。層件14、16可共同視為硬罩層。
第1D圖繪示已將第一層14與第二層16圖案化後的產品，此圖案化乃用來界定由圖案特徵17A與17B所構成之蝕刻遮罩，此等圖案特徵將會分別對應於待於SOI基板12中形成之主動區10A、10B的形狀。層件14、16可透過例如圖案化光阻層之圖案化蝕刻遮罩(圖未示)，藉由執行一或多個蝕刻程序來進行圖案化，此圖案化蝕刻遮罩可使用傳統光微影工具與技術來形成。
第1E圖繪示透過圖案特徵17A、17B進行一或多個蝕刻程序後的產品，以便界定伸入主體層12C之複數個隔離溝槽18。溝槽18之深度及寬度可取決於特定應用而變。形成溝槽18以便在該產品上形成淺溝槽隔離(STI)結構。溝槽18之形成導致第一主動區10A與第二主動區10B之界定。
第1F圖繪示進行數個程序操作後的IC產品。首先，在基板12上面沉積一層絕緣材料(例如：二氧化矽)，以便過量裝填溝槽18。之後，使用第二材料層16當作研磨終止物來進行化學機械研磨程序。接著，進行所謂的緻密化退火程序以緻密化溝槽18中之絕緣物。這些操作導致形成隔離區20，例如：STI區，其使得主動區10A至10B(及形成於其上之裝置)彼此電性隔離。然而，為了在溝槽18中沉積絕緣材料而進行之沉積程序、以及緻密化退火程序典型為富含氧之程序操作。結果是，如虛線區域13中所示，在以絕緣材料裝填溝槽18及/或進行緻密化退 火程序期間，使主動層區域12A1與12A2有部分出現有效氧化，從而導致主動層區域12A1與12A2有部分出現非期望的消耗。主動層區域12A1與12A2順著主動區長度方向與主動區寬度方向出現不希望的消耗。此非期望氧化作用之橫向延伸13L可隨著特定應用而變，例如：5nm至500nm。不幸的是，主動層區域12A1、12A2之不理想消耗會在主動層區域12A1、12A2上造成拉伸或壓縮型的誘發應變鬆弛，進而會降低裝置效能。此裝置效能降低在主動層區域長度(AL)小於約300nm至700nm時，可能特別會成為問題。
第1G圖繪示進行均勻蝕刻移除程序後的產品，此程序以實質相同速率將已曝露材料全都均勻地消耗。第二材料層16之薄化部分在此均勻蝕刻移除程序結束後維持在適當位置。
第1H圖繪示進行蝕刻程序後的產品，用來相對於週圍材料選擇性地移除第二層16之剩餘部分。墊氧化物層14維持位於第一與第二主動層區域12A1、12A2上面，用來保護半導體材料。在製造過程的這個時點，可進行傳統製造操作以在主動區10A、10B上面完成此等裝置。
本揭露乃針對在絕緣體上半導體(SOI)基板上形成隔離結構之各種方法，其可避免、或至少降低以上所指認問題其中之一或多者的效應。
以下介紹本發明之簡化概要，以便對本發 明之一些態樣有基本的了解。本概要並非本發明之詳盡概述。用意不在於指認本發明之重要或關鍵要素，或敍述本發明之範疇。目的僅在於以簡化形式介紹一些概念，作為下文更詳細說明的引言。
大體上，本揭露係針對在絕緣體上半導體(SOI)基板上形成隔離結構之各種新穎方法。所揭示之一種說明性方法還包括形成第一溝槽，其伸入穿透主動層與埋置型絕緣層，並且使主體半導體層之上表面曝露於第一溝槽之底端以便界定主動區，主動區具有外周界並於主動區整個外周界週圍在第一溝槽內形成側壁間隔物。在這項實施例中，本方法亦包括在形成側壁間隔物之後，進行至少一個蝕刻程序穿過第一溝槽以界定伸入主體半導體層之第二溝槽，並且形成在第一溝槽與第二溝槽之組合物中包含絕緣材料之隔離結構。
本文中所揭示之一項說明性積體電路產品包括但不限於以在SOI基板之主體半導體層之上表面上終止之第一溝槽所界定之主動區，主動區具有外周界，並且其包含主動層之一部分，埋置型絕緣層有一部分置於主動層之此部分底下並與之接觸，而側壁間隔物係置於主動層之整個外周界的週圍，其中側壁間隔物置於主動層之此部分的側表面上並與之接觸、埋置型絕緣層之此部分的側表面上並與之接觸、以及主體半導體層之上表面之一部分上並與之接觸。在這項實施例中，此產品亦包括自第一溝槽伸入主體半導體層之第二溝槽，包含置於第一溝槽與第二 溝槽之組合物中之絕緣材料的隔離結構、以及形成於主動區中及主動區上面的電路元件。
10A至10F‧‧‧主動區
12‧‧‧SOI基板、基板
12A‧‧‧主動半導體層、主動層
12A1‧‧‧第一主動層區域、主動層區域、區域
12A2‧‧‧第二主動層區域、主動層區域
12B‧‧‧埋置型絕緣層、BOX層
12C‧‧‧主體半導體層、主體層
13‧‧‧虛線區域
13L‧‧‧橫向延伸
14‧‧‧墊氧化物層、第一層、層件
16‧‧‧墊氮化物層、第二層、層件、第二材料層
17A‧‧‧圖案特徵、遮罩特徵
17B‧‧‧圖案特徵、遮罩特徵
18‧‧‧隔離溝槽、溝槽
20‧‧‧隔離結構、隔離區
30‧‧‧第一溝槽、初始溝槽、溝槽
30C‧‧‧主動區
31A‧‧‧第一主動區、主動區
31B‧‧‧第二主動區、主動區
32‧‧‧上表面
33‧‧‧外側表面
34‧‧‧間隔物材料層
34S‧‧‧側壁間隔物、間隔物
34S1‧‧‧間隔物、第一側壁間隔物、第一間隔物
34S2‧‧‧間隔物、第二側壁間隔物、第二間隔物
35‧‧‧外側表面
36‧‧‧主體層溝槽、第二溝槽、溝槽
36A‧‧‧邊緣
36B‧‧‧邊緣
37‧‧‧底端表面
38‧‧‧絕緣材料、隔離結構
39‧‧‧外緣、側表面
40‧‧‧閘極結構
41‧‧‧外緣、側表面
本揭露可搭配附圖參照以下說明來了解，其中相同的參考元件符號表示相似的元件，並且其中：第1A至1H圖繪示一種用於在絕緣體上半導體(SOI)基板上形成隔離結構之說明性先前技術技巧；以及第2A至2K圖繪示各種本文中所揭示用於在絕緣體上半導體(SOI)基板上形成隔離結構之新穎方法。
儘管本文所揭示的專利標的易受各種修改和替代形式所影響，其特定具體實施例仍已藉由圖式中的實施例予以表示並且在本文中予以詳述。然而，應了解的是，本文中特定具體實施例之說明用意不在於將本發明限制於所揭示之特定形式，相反地，如隨附申請專利範圍所界定，用意在於涵蓋落於本發明之精神及範疇內的所有修改、均等例、及替代方案。
下面說明本發明之各項說明性具體實施例。為了澄清，本說明書中並未說明實際實作態樣的所有特徵。當然，將會領會旳是，在開發任何此實際具體實施例時，必須做出許多實作態樣特定決策才能達到開發者的特定目的，例如符合系統有關及業務有關的限制條件，這些限制條件會隨實作態樣不同而變。此外，將會領會的是， 此一開發努力可能複雜且耗時，雖然如此，仍會是受益於本揭露之所屬技術領域中具有通常知識者的例行工作。
本專利標的現將參照附圖來說明。各種結構、系統及裝置在圖式中只是為了闡釋而繪示，為的是不要因所屬技術領域中具有通常知識者眾所周知的細節而混淆本揭露。雖然如此，仍將附圖包括進來以說明並闡釋本揭露之說明性實施例。本文中使用的字組及詞組應了解並詮釋為與所屬技術領域中具有通常知識者了解的字組及詞組具有一致的意義。與所屬技術領域中具有通常知識者了解的通常及慣用意義不同的詞彙或詞組(即定義)之特殊定義，用意不在於藉由本文詞彙或詞組的一致性用法提供暗示。就術語或詞組用意在於具有特殊意義(亦即，不同於所屬領域技術人員所理解的術語或詞組)的方面來說，此特殊定義將在說明書中以直接並且明確提供術語或詞組特殊定義的明確方式予以清楚提出。
本揭露係針對在絕緣體上半導體(SOI)基板上形成隔離結構之各種新穎方法。本文中所揭示之方法及裝置可在使用例如NMOS、PMOS、CMOS等各種技術製造產品時運用，並且可在製造例如記憶體產品、邏輯產品、ASIC等各種不同積體電路產品時運用。當然，本文中所揭示之發明不應視為受限於本文中所示及所述之說明性實施例。現將參照附圖更詳細說明本文中揭示之方法及裝置的各項說明性具體實施例。下文所述的各個材料層可藉由各種不同已知技術任一者來形成，例如：化學氣相沉積(CVD) 程序、原子層沉積(ALD)程序、熱生長程序、旋轉塗布技巧等。此外，如本文及所附申請專利範圍中使用者，字詞「相鄰」要給予廣義的詮釋，並且應該詮釋成涵蓋一特徵確實接觸另一特徵或緊密靠近那另一特徵。
第2A至2K圖繪示本文中所揭示用於在絕緣體上半導體(SOI)基板上形成隔離結構之各種新穎方法。這些圖式可使用相同的參考元件符號來表示先前在本申請案先前技術一節中所述的項目。
第2A圖繪示對應於第1D圖中所示之製造時點的IC產品，亦即在由遮罩特徵17A、17B所構成之圖案化蝕刻遮罩形成之後的IC產品。主動層12A可由例如矽、矽鍺、鍺、碳、矽碳、任何III-V族組合材料等各種不同半導體材料中任一者之一或多個區域所構成。在一些應用中，主動層12A可完全由單一半導體材料所構成，例如：矽或矽鍺，而在其它應用中，主動層12A可由不同半導體材料之諸區域所構成。類似的是，主體層12C可由各種不同半導體材料中任一者所構成，而BOX層12B可由例如二氧化矽等各種不同絕緣材料中任一者所構成。BOX層12B的厚度亦可隨特定應用而變。用於形成此類SOI基板12之技術對所屬技術領域中具有通常知識者乃眾所周知。
第2B圖繪示透過圖案化蝕刻遮罩之圖案特徵17A、17B進行一或多個蝕刻程序後的產品，以便界定延展至主體層12C之部分上表面32並使其曝露的複數個初始或第一溝槽30。初始溝槽30之深度與寬度可隨特定 應用而變，例如：可隨主動層12A及埋置型絕緣層12B之厚度而變。初始或第一溝槽30之形成導致第一主動區31A與第二主動區31B之界定。在一項具體實施例中，溝槽30之形成可藉由進行第一非等向性蝕刻程序穿過主動層12A且在埋置型絕緣層12B上終止，在完成第一非等向性蝕刻程序之後，變更蝕刻化學作用，並且進行在主體半導體層12C之上表面32上終止之第二非等向性蝕刻程序。
第2C圖繪示進行保形沉積程序以形成保形間隔物材料層34後的產品，該保形間隔物材料層形成在基板12上，並且位在初始溝槽30之底端處主體層12C之上表面32上並與之接觸。間隔物材料層34可由例如二氧化矽、氮化矽、氮氧化矽、碳化矽、高k材料(k值等於或大於10)等各種不同材料所構成，並且可藉由進行例如ALD程序來製造。間隔物材料層34之厚度可隨特定應用及各種因素而變，例如其可具有範圍落在約2nm至10nm內之厚度。
第2D圖繪示在間隔物材料層34上進行非等向性蝕刻程序後的產品，以便界定置於第一主動區31A之整個周界週圍的第一側壁間隔物34S1，並且界定置於第二主動區31B之整個周界週圍的個別的第二側壁間隔物34S2。在下文的一些情況下，參考元件符號34S大體上將用於指稱側壁間隔物。請注意，在繪示的具體實施例中，並且請參閱主動區31A，間隔物34S1乃形成於主動層區域12A1之外側表面33上並與之接觸、埋置型絕緣層12B之 外側表面35上並與之接觸、以及墊氧化物層14與墊氮化物層16之外側表面上並與之接觸。間隔物34S2接觸主動區31B上之對應結構。間隔物34S1、34S2各具有置於第一溝槽30之底端處主體層12C之上表面32上並與之接觸的底端表面37。
第2E圖繪示進行一或多個蝕刻程序穿過初始溝槽30之後的產品，間隔物34S1、34S2現乃位於此初始溝槽中，此蝕刻程序係用來界定伸入主體層12C之複數個第二或主體層溝槽36。第二溝槽36之深度與寬度可隨特定應用而變，例如：第二溝槽36自主體層12C之上表面32起，可具有約50nm至500nm之深度。注意第二溝槽36之邊緣36A、36B分別與間隔物34S1之外緣39及間隔物34S2之外緣41實質自對準。
第2F圖繪示進行數個程序操作後的產品。首先，在基板12上面沉積一層絕緣材料38(例如：二氧化矽)，以便過量裝填第一溝槽30與第二溝槽36之組合物。之後，使用第二材料層16當作研磨終止物來進行化學機械研磨程序。接著，進行所謂的緻密化退火程序以緻密化置於溝槽30、36中之絕緣材料38。這些操作導致形成隔離結構38，例如：STI區，其使得主動區31A至31B(及形成於其上之裝置)彼此電性隔離。在所示實施例中，隔離結構38之上部分乃置於間隔物34S之側表面39、41上並與其實體接觸。請注意，與本申請案先前技術一節中所揭示之先前技術程序不同的是，在沉積絕緣材料38期間及緻密化 退火程序期間，間隔物34S1、34S2保護主動層區域12A1、12A2免於在這些富含氧之程序操作期間起氧化作用。因此，可避免或至少降低本申請案先前技術中所述與主動層區域12A1、12A2不理想消耗有關的問題。
第2G圖繪示進行均勻蝕刻移除程序後的產品，此程序以實質相同速率將已曝露之材料全都均勻地消耗。第二材料層16之薄化部分在此均勻蝕刻移除程序結束後維持在適當位置。
第2H圖繪示進行蝕刻程序後的產品，用來相對於週圍材料選擇性地移除第二層16之剩餘部分。墊氧化物層14維持置於主動區31A、31B中第一與第二主動層區域12A1、12A2上面，用來保護下面的半導體材料。
第2I圖繪示主動區31A、31B中及主動區31A、31B上面形成說明性電路元件後的產品。更具體地說，由簡單繪示之閘極結構40所構成之場效電晶體乃是在主動區31A、31B中及主動區31A、31B上面形成。閘極結構40可就N或P型裝置由不同材料所構成，並且可使用所謂閘極先製(gate-first)或取代閘極(replacement-gate)製造技術來製造。閘極結構40可用於任何類型之裝置，例如：平面型裝置、FinFET裝置、GAA裝置等。其它類型之電路元件亦可在主動區31A、31B中及主動區31A、31B上面形成，例如：電阻器、電容器、雙極電晶體等。如上所述，在一些應用中，可在主動區31A、31B其中任一者或兩者上面形成多個電路元件，例如：電晶體裝置。可在此 製造時點進行傳統製造操作以完成主動區31A、31B上面形成之此等裝置。
第2J圖乃一平面圖，其簡易繪示置於第一主動區31A整個外周界週圍的第一間隔物34S1、以及置於第二主動區31B週圍的第二間隔物34S2。所示(以虛線表示)還有將會在主動區31A、31B上面形成之說明性閘極結構40。請注意，間隔物34S1及34S2係分別橫向置於隔離材料38與主動區31A、31B之間。
當然，本文中所揭示之方法可運用於在任何所欲形狀或組態之主動區之整個周界週圍形成保護間隔物34S(即間隔物34S1、34S2)。舉例而言，第2K圖乃繪示一實施例之平面圖，其中可進行本文中所揭示之方法以在具有整體L形組態之主動區30C之整個周界週圍形成保護間隔物34S。形狀如主動區30C之主動區有時在IC產品包括所謂「錐形」裝置的情況下形成，其中可在單一主動區上面形成具有不同閘極長度或閘極寬度之裝置。在所示實施例中，第一裝置是在整體主動區30C之第一部分上方形成，並且具有第一主動層長度AL1及第一主動層寬度AW1，而第二裝置是在整體主動區30C之第二部分上方形成，並且具有第二主動層長度AL2及第二主動層寬度AW2，其中AL1小於AL2，而AW1大於AW2。
以上所揭示的特殊具體實施例僅屬描述性，正如本發明可用所屬領域的技術人員所明顯知道的不同但均等方式予以修改並且實踐而具有本文的指導效益。 舉例而言，以上所提出的程序步驟可按照不同順序來進行。再者，除了如下面申請專利範圍中所述除外，未意圖限制於本文所示構造或設計的細節。因此，證實可改變或修改以上揭示之特定具體實施例，而且所有此類變例全都視為在本發明的範疇及精神內。要注意的是，本說明書中及所附申請專利範圍中諸如「第一」、「第二」、「第三」或「第四」等用以說明各種程序或結構之用語只是當作此類步驟/結構之節略參考在使用，不必然隱喻此類步驟/結構有依排定順序來進行/形成。當然，取決於精準的訴求語言，可能或可能不需要此類程序之排定順序。因此，本文尋求的保護係如以下申請專利範圍中所提。

Claims (20)

  1. 一種在SOI基板上形成隔離區之方法，該SOI基板包含主動半導體層、主體半導體層、以及置於該主動半導體層與該主體半導體層之間的埋置型絕緣層，該方法包含：進行至少一個第一蝕刻程序以界定第一溝槽，其伸入穿透該主動半導體層與該埋置型絕緣層，並且使該主體半導體層之上表面在該第一溝槽之底端曝露，其中，該第一溝槽界定具有外周界之主動區；在該主動區之整個外周界週圍於該第一溝槽內形成側壁間隔物；在形成該側壁間隔物之後，進行至少一個第二蝕刻程序穿過該第一溝槽以界定伸入該主體半導體層之第二溝槽；以及形成在該第一溝槽與該第二溝槽之組合物中包含絕緣材料之隔離結構。
  2. 如申請專利範圍第1項所述之方法，其中，進行該至少一個第一蝕刻程序以界定該第一溝槽包含：進行第一非等向性蝕刻程序以蝕刻穿過該主動半導體層，並且在該埋置型絕緣層上終止；以及在完成該第一非等向性蝕刻程序之後，進行在該主體半導體層之該上表面上終止之第二非等向性蝕刻程序。
  3. 如申請專利範圍第1項所述之方法，其中，在該主動區之該整個外周界週圍於該第一溝槽內形成該側壁間隔物包含：進行保形沉積程序以將保形間隔物材料層沉積於該主動區上面及該主動半導體層之至少側表面上並與之接觸、該埋置型絕緣層之側表面上並與之接觸、以及該第一溝槽之該底端中該主體半導體層之整個已曝露上表面上並與之接觸；以及在該保形間隔物材料層上進行非等向性間隔物蝕刻程序。
  4. 如申請專利範圍第1項所述之方法，其中，形成該等側壁間隔物包含將該側壁間隔物形成為置於該主動半導體層之側表面上並與之接觸、該埋置型絕緣層之側表面上並與之接觸、以及該第一溝槽之該底端處曝露之該主體半導體層之該上表面之一部分上並與之接觸。
  5. 如申請專利範圍第4項所述之方法，其中，該側壁間隔物之底端表面係置於該主體半導體層之該上表面之該部分上並與之接觸。
  6. 如申請專利範圍第1項所述之方法，其中，該側壁間隔物包含二氧化矽、氮化矽、氮氧化矽、碳化矽、或高k材料(k值等於或大於10)其中一者。
  7. 如申請專利範圍第1項所述之方法，其中，形成該隔離結構包含將該隔離結構形成為使得該隔離結構之一部分實體接觸該側壁間隔物。
  8. 如申請專利範圍第1項所述之方法，其中，該絕緣材料包含二氧化矽。
  9. 如申請專利範圍第1項所述之方法，其中，該第二溝槽之邊緣與該側壁間隔物之邊緣實質對準。
  10. 一種在SOI基板上形成隔離區之方法，該SOI基板包含主動半導體層、主體半導體層、以及置於該主動半導體層與該主體半導體層間的埋置型絕緣層，該方法包含：進行至少一個第一蝕刻程序以界定第一溝槽，其伸入穿透該主動半導體層與該埋置型絕緣層，並且使該主體半導體層之上表面在該第一溝槽之底端曝露，其中，該第一溝槽界定具有外周界之主動區；進行保形沉積程序以將保形間隔物材料層沉積於該主動區上面、該第一溝槽內、以及該第一溝槽之該底端中該主體半導體層之整個已曝露的該上表面上並與之接觸；在該保形間隔物材料層上進行非等向性間隔物蝕刻程序，以便在該主動區之整個外周界週圍該第一溝槽內形成側壁間隔物，其中，該側壁間隔物之底端表面係置於該第一溝槽之該底端處曝露之該主體半導體層之該上表面之一部分上並與之接觸；在形成該側壁間隔物之後，進行至少一個第二蝕刻程序穿過該第一溝槽以界定伸入該主體半導體層之第二溝槽；以及形成在該第一溝槽與該第二溝槽之組合物中包含絕緣材料之隔離結構。
  11. 如申請專利範圍第10項所述之方法，其中，進行該至少一個第一蝕刻程序以界定該第一溝槽包含：進行第一非等向性蝕刻程序以蝕刻穿過該主動半導體層，並且在該埋置型絕緣層上終止；以及在完成該第一非等向性蝕刻程序之後，進行在該主體半導體層之該上表面上終止之第二非等向性蝕刻程序。
  12. 如申請專利範圍第10項所述之方法，其中，在該保形間隔物材料層上進行該非等向性間隔物蝕刻程序以便形成該側壁間隔物包含在該保形間隔物材料層上進行該非等向性間隔物蝕刻程序，以便形成置於該主動半導體層之側表面上並與之接觸、及該埋置型絕緣層之側表面上並與之接觸的該側壁間隔物。
  13. 如申請專利範圍第10項所述之方法，其中，形成該隔離結構包含將該隔離結構形成為使得該隔離結構之一部分實體接觸該側壁間隔物。
  14. 如申請專利範圍第10項所述之方法，其中，該第二溝槽之邊緣與該側壁間隔物之邊緣實質對準。
  15. 一種在SOI基板上形成之積體電路產品，該SOI基板包含主動半導體層、主體半導體層、以及置於該主動半導體層與該主體半導體層間的埋置型絕緣層，該產品包含：主動區，其藉由在該主體半導體層之上表面上終止之第一溝槽所界定，該主動區具有外周界，該主動區包含該主動半導體層之一部分；該埋置型絕緣層之一部分，其置於該主動半導體層之該部分底下並與之接觸；側壁間隔物，其置於該主動區之整個外周界週圍，該側壁間隔物係置於該主動半導體層之該部分之側表面上並與之接觸、該埋置型絕緣層之該部分之側表面上並與之接觸、及該主體半導體層之該上表面之一部分上並與之接觸；第二溝槽，其延展自該第一溝槽並且伸入該主體半導體層中；隔離結構，其包含置於該第一溝槽與該第二溝槽之組合物中之絕緣材料；以及電路元件，其形成於該主動區中及該主動區上面。
  16. 如申請專利範圍第15項所述之積體電路產品，其中，該側壁間隔物包含二氧化矽、氮化矽、氮氧化矽、碳化矽、或高k材料(k值等於或大於10)其中一者。
  17. 如申請專利範圍第15項所述之積體電路產品，其中，該隔離結構之一部分實體接觸該側壁間隔物。
  18. 如申請專利範圍第15項所述之積體電路產品，其中，該絕緣材料包含二氧化矽。
  19. 如申請專利範圍第15項所述之積體電路產品，其中，該第二溝槽之邊緣與該側壁間隔物之邊緣實質對準。
  20. 如申請專利範圍第15項所述之積體電路產品，其中，該電路元件包含至少一個場效電晶體。
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