JP2009129958A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】素子分離領域とアクティブ領域との接触領域の存在による特性変動を回避可能な半導体装置及びその製造方法を提供すること。
【解決手段】本発明に係る半導体装置は、半導体層と;前記半導体層中に形成された素子分離膜と;前記素子分離膜によって囲まれたアクティブ領域の半導体層と;前記アクティブ領域の半導体層の深さ方向における側壁部であり、前記素子分離膜との境界部分に形成された空隙部とを備える。そして、前記空隙部は前記アクティブ領域の半導体層下部には形成されないことを特徴とする。
【選択図】図4
【解決手段】本発明に係る半導体装置は、半導体層と;前記半導体層中に形成された素子分離膜と;前記素子分離膜によって囲まれたアクティブ領域の半導体層と;前記アクティブ領域の半導体層の深さ方向における側壁部であり、前記素子分離膜との境界部分に形成された空隙部とを備える。そして、前記空隙部は前記アクティブ領域の半導体層下部には形成されないことを特徴とする。
【選択図】図4
Description
本発明は半導体装置及びその製造方法に関し、特に、電界効果トランジスタ(MOSFET:Metal-Oxide-Semiconductor Field Effect Transistor)の構造およびその製造方法に関するものである。
MOSFETは集積回路の構成素子として用いられているが、中でもSOI(Silicon on Insulator)構造を採用したMOSFETは低消費電力化、高速動作にメリットがあり、近年その使用が広がっている。また、宇宙・航空分野の用途においても、トランジスタが完全分離されるSOI構造のMOSFETは、構造的に放射線耐性が強く、有望視されている。
従来のSOI構造のMOSFET構造の例を図1及び図2に示す。図2は図1のA−A'方向の断面を示している。図において、符号11がシリコン支持基板、12が埋め込み酸化膜(SiO2)である。酸化膜12の上に素子分離領域14及び、素子分離領域14に囲まれたSOIのアクティブ領域13が形成されている。アクティブ領域13の上には、ゲート絶縁膜15およびゲート電極16が形成されている。なお、図では省略したが、ゲート電極16を挟んで両側のアクティブ領域13は高濃度不純物のイオン注入によりソース・ドレイン拡散層が形成される。
上記のような構造のMOSFETにおいては、ゲート電極16の電圧によりゲート下アクティブ領域13のチャネルをオン・オフし、ソース−ドレイン間の電流を制御する。
しかしながら、図1及び図2に示す従来構造のMOSFETによると、素子分離領域14とアクティブ領域(チャネル)13との接触領域21の存在により、特性変動が引き起こされる恐れがあった。アクティブ領域側壁部は、シリコン酸化膜で形成された素子分離絶縁膜14に接しており、製造時の熱処理により、アクティブ領域13の不純物ボロンが素子分離領域14に拡散してしまい、チャネル側壁部近傍のアクティブ領域13のボロン濃度が低下してしまう。その結果、NチャネルMOSFETでは当該部分の閾値が低下し、リーク電流の増大、閾値の低下をもたらすことになる。
これを防止するため、チャネル側壁部近傍にのみボロンをイオン注入することが行われるが、チャネル内側方向へのボロン拡散により、チャネル内側の閾値も増大してしまい、その結果新たな問題点として駆動電流の低下をもたらすことになる。
さらに、図1及び図2に示す従来構造のMOSFETによると、経時的な特性変動という問題があった。すなわち、アルファ線などの放射線の照射により各部酸化膜中で発生した電子・正孔対のうち移動度が低い正孔のみが酸化膜中に捕獲される問題である。特にチャネル側壁部に接している領域21の素子分離酸化膜領域14に捕獲された正孔によりチャネル側壁部の閾値が低下することで当該部に寄生チャネルが形成される。そして、長期動作の中でこの変動が増大し、ついには素子の誤動作を引き起こすことになる。上記チャネル側壁部へのボロンのイオン注入がひとつの対策ではあるが、捕獲正孔による影響度を幾分下げるだけの策に過ぎない。
本発明の目的は、素子分離領域とアクティブ領域との接触領域の存在による特性変動を回避可能な半導体装置及びその製造方法を提供することにある。
上記課題を解決するために、本発明の第1の態様に係る半導体装置は、半導体層と;前記半導体層中に形成された素子分離膜と;前記素子分離膜によって囲まれたアクティブ領域の半導体層と;前記アクティブ領域の半導体層の深さ方向における側壁部であり、前記素子分離膜との境界部分に形成された空隙部とを備える。そして、前記空隙部は前記アクティブ領域の半導体層下部には形成されないことを特徴とする。
本発明の第2の態様に係る半導体装置の製造方法は、半導体層の一部分の領域をエッチングして溝部を形成し、溝部で囲まれたアクティブ領域の半導体層を形成する工程と;全面に第1の絶縁膜を形成する工程と;前記第1の絶縁膜を全面エッチングし、自己整合的に前記アクティブ領域の半導体層側壁に側壁膜を形成する工程と;前記溝部を第2の絶縁膜により埋め込み、素子分離膜を前記半導体層中に形成する工程と;前記側壁膜を除去することにより、前記アクティブ領域の半導体層と前記素子分離膜との間に空隙部を形成する工程とを含むことを特徴とする。
本発明の第3の態様に係る半導体装置の製造方法は、半導体支持層と、当該半導体支持層の上に形成された基板絶縁層と、当該基板絶縁層の上に形成されたSOI層(半導体層)とからなるSOI基板を用意する工程と;前記SOI層の一部分の領域をエッチングして前記基板絶縁層に達する溝部を形成し、溝部で囲まれたアクティブ領域の半導体層を形成する工程と;全面に第1の絶縁膜を形成する工程と;前記第1の絶縁膜を全面エッチングし、自己整合的に前記アクティブ領域の半導体層側壁に、前記SOI層の深さ方向全域に渡って側壁膜を形成する工程と;前記溝部を第2の絶縁膜により埋め込み、素子分離膜を前記半導体層中に形成する工程と;前記側壁膜を除去することにより、前記アクティブ領域の半導体層と前記素子分離膜との間に空隙部を形成する工程とを含むことを特徴とする。
本発明の第1の態様に係る半導体装置の構造によれば、ゲート電極下部のアクティブ領域が素子分離絶縁膜に接していないため、製造工程での熱処理によるチャネル不純物ボロンの素子分離領域絶縁膜中への拡散を回避でき、チャネル不純物濃度の低下を抑制できる。その結果、チャネル側壁部へのボロンのイオン注入は不要となり、アクティブ内側領域の閾値増大を生じることが無く、MOSFETの駆動能力が低下する問題を回避できるという効果が得られる。
また、放射線照射により素子分離酸化膜中で発生した正孔がチャネル側壁部近傍の素子分離酸化膜中に捕獲されても、空隙があるため、アクティブ領域への影響は著しく抑制することができるという効果を有する。すなわち、素子分離酸化膜の比誘電率は約3.9であるのに対して、空隙(真空)は1.0であることから、仮に同じ量の正孔が同じ素子分離酸化膜位置に捕獲された場合でも、チャネル閾値へ与える影響を約1/4に抑制することができる。
従って、本発明の半導体装置の構造によれば、十分な駆動能力を維持し、高い信頼性を有するMOSFETを形成することができる。
本発明の第2の態様に係る半導体装置の製造方法においては、空隙を形成するにあたり、自己整合的な側壁膜の形成およびその除去により行っているため、追加マスクの形成工程が不要であり、またリソグラフィ能力に依存しない狭い幅の空隙を形成できるという効果を有する。
なお、本発明と類似の技術が特許文献1及び特許文献2に開示されているが、本発明はこれらの従来技術に基づいて容易に創作できたものではなく、特有の顕著な技術的効果を奏するものである。
特開平1−128442号公報
特開平5−206257号公報
特許文献1によると、半導体基板内部に形成した空洞領域に、酸化性ガスなどを供給してそれを加熱することによって空洞領域表面に酸化膜などの誘電体膜を形成することにより、内部に誘電体埋め込み層を有する半導体基板を製造するものである。そして、素子アクティブ領域の下に空洞が形成されている。
特許文献2によると、周囲の基板からシリコン領域(デバイス領域)を完全にアイソレートするために、アクティブ領域の下部を含む周囲全体に空洞を形成している。
特許文献1及び特許文献2に開示された発明は、いずれも素子アクティブ領域の下部も空隙領域としている。一方、本発明では、空隙はアクティブ領域のゲート電極下部側壁部分のみとしている。従って、本発明はアクティブ領域下部が酸化膜となっているSOI構造や、通常のバルクシリコン構造においても適用可能となる。
また、特許文献1においては、素子形成領域を残存させるために、リンのイオン注入後、素子形成領域にボロンをイオン注入しているため、N+とP+の両方の不純物により結晶欠陥が発生しデバイス特性を劣化させることが想定される。一方、本発明では素子形成領域は元々の材質そのままであり、欠陥が増えることはない。更に、素子形成領域の下部をエッチング除去する必要があり、プロセス制御性が懸念されるだけでなく、SOI基板への適用ができない。
特許文献2においては、エピタキシャル層を形成しており、プロセスコストが高くなる欠点がある。一方、本発明ではエピタキシャル層を必要としない。また、素子形成領域の下部をエッチング除去する必要があり、プロセス制御性が懸念されるだけでなく、SOI基板への適用ができない。
本発明は、アクティブのチャネル側壁部と素子分離絶縁膜の間に、絶縁膜の存在しない空隙を設けることを特徴とするものである。以下、本発明の実施の形態について、実施例を用いて詳細に説明する。図3は、本発明の実施例に係る半導体装置(SOI構造MOSFET)の構造を示す平面図である。図4は、図3のB−B'方向の断面図である。
本実施例に係る半導体装置は、図4に示すように、P型のシリコン支持基板111と、シリコン支持基板111上に形成された埋め込み酸化膜112と;埋め込み酸化膜112上に形成された素子分離絶縁膜114と;素子分離絶縁膜114とで囲まれたP型シリコンのアクティブ領域113とを備えている。アクティブ領域113上にはゲート絶縁膜115を介してゲート電極116が形成されている。そして、アクティブ領域113の側壁には、空隙領域117が形成されており、当該空隙領域117はアクティブ領域113の下部には形成されない。
本発明の主要な特徴の1つは、アクティブ領域113と素子分離絶縁膜114との間の空隙117を形成することにある。空隙の断面幅(上部開口部幅)は、例えば、50nm〜200nmとすることができる。
図5〜図8は、上述した構造の半導体装置の製造工程の特徴部分を示す。まず、図5(A)に示すように、シリコン支持基板111、埋め込み酸化膜112、SOIシリコン層113aからなるSOIウエハを準備する。SOIシリコン層113aは、エッチング工程などにより所望の膜厚に調整する。
次に、図5(B)に示すように、例えば、シリコン酸化膜135、シリコン窒化膜136の積層パターンをアクティブ形成用マスクとして形成する。なおシリコン窒化膜136は後述するCMP工程でのストッパー膜として機能する。
次に、図6(C)に示すように、シリコン酸化膜135及びシリコン窒化膜136の積層パターンをマスクとしてSOI層113aをエッチングすることで、アクティブ領域113を形成する。
次に、図6(D)に示すように、シリコン窒化膜118aをウエハ全面に成膜する。その後、異方性エッチングにより、図7(E)に示すように、アクティブ領域側壁部のみに自己整合的にアクティブ側壁膜127を形成する。
続いて、図7(F)に示すように、ウエハ全面にシリコン酸化膜114aを成膜成膜する。その後、CMP(Chemical Mechanical Polishing)工程により研磨し、図8(G)に示すように、マスク135,136を除去することで、素子分離絶縁膜114を埋め込み形成する。CMP工程において、シリコン酸化膜114aを削る際に、シリコン窒化膜136の上面に到着した段階で酸化膜114aから膜質が変わることで変化点を検出し、CMP工程のエンドポイントを設定できる。
次に、図8(H)に示すように、ゲート絶縁膜115及びゲート電極116を、順次アクティブ領域113上に成膜、パターニングにより形成する。その後、等方性エッチングにより、アクティブ側壁膜127を除去し、図4に示すように、空隙117を形成する。ここで、ゲート電極長は0.15μm程度若しくはさらに短くなっており、等方性エッチングにより、ゲート電極116下部のアクティブ側壁膜126は十分除去できる。
なお、上記説明では、閾値調整用のイオン注入や、ソース・ドレイン拡散層形成のイオン注入、メタル配線の形成などの工程は省略しているが、周知の方法によって行われる。
本発明の装置(MOSFET)の動作は、従来と同様であり、ゲート電極の電圧によりゲート下アクティブ領域のチャネルをオン・オフし、ソース−ドレイン間の電流を制御するものである。
上記のような実施例の構造によれば、ゲート下部のアクティブ領域113が素子分離絶縁膜114に接していないため、製造工程での熱処理によるチャネル不純物ボロンの素子分離領域絶縁膜114中への拡散を回避でき、チャネル不純物濃度の低下を抑制できる。その結果、チャネル側壁部へのボロンのイオン注入は不要となり、アクティブ内側領域の閾値増大を生じることが無い。
また、放射線照射により素子分離酸化膜114中で発生した正孔がチャネル側壁部近傍の素子分離酸化膜中に捕獲されても、空隙117があるため、アクティブ領域113への影響は著しく抑制することができる。
すなわち、素子分離酸化膜114の比誘電率は通常約3.9であるのに対して、空隙(真空)117の比誘電率は1.0であることから、仮に同じ量の正孔が同じ素子分離酸化膜位置に捕獲された場合でも、チャネル閾値へ与える影響を約1/4に抑制することができる。
従って、本実施例のMOSFETの構造によれば、十分な駆動能力を維持し、高い信頼性を有するMOSFETを形成することが可能となる。
更に、本実施例に係るMOSFETの製造方法は、空隙117を形成するにあたり、自己整合的な側壁膜127の形成およびその除去により行っているため、追加マスクの形成工程が不要となる。また、リソグラフィ能力に依存しない狭い幅の空隙を形成できる。
以上、本発明について実施例を用いて説明したが、本発明は実施例に限定されるものではなく、各請求項に記載された技術的思想の範囲内で適宜、設計変更可能なものである。
上述した実施例の構造は、SOI構造MOSFETを対象としているが、埋め込み酸化膜の無いバルクシリコン基板上に形成するMOSFETに適用可能である。
また、製造方法においても、前記説明の工程の順番を一部変更し、電極形成前の図8(G)の段階で、側壁膜127を除去することも可能である。側壁膜の上部開口部が狭い(概ね、50nm〜200nm程度)ため、その後の成膜工程で側壁部127の上部のみがオーバーハングに成膜された膜でふさがり、ゲート電極パターニングが可能となる。そして、ゲート電極下部のアクティブ側壁部下部には空隙が確保され、同様の効果を得ることができる。
さらに、本発明の装置構造を実現するためには、前記製造方法であるところの側壁膜の形成・除去の利用に限定されるものではない。例えば、従来方法と同様の方法でゲート電極まで形成した後に、ゲート下部アクティブ側壁部近傍を含む所望領域を開口したエッチングマスク材を形成し、当該マスクで素子分離領域の所望部分をエッチング除去し空隙を形成することも可能である。この場合においても、ゲート電極下部の素子分離酸化膜がエッチングできるように、等方性エッチングで側壁膜の除去を行う。
また、空隙部はゲート下部アクティブ側壁部の全領域にある必要は無く、その一部分であっても、上述した本発明の効果を得ることができる。この場合、最低限、アクティブ側壁部のうちのゲート電極下部の領域を含んでいることが必要となる。
111 半導体支持基板
112 埋め込み酸化膜
113 アクティブ領域
114 素子分離領域
115 ゲート絶縁膜
116 ゲート電極
117 空隙領域
127 側壁膜
112 埋め込み酸化膜
113 アクティブ領域
114 素子分離領域
115 ゲート絶縁膜
116 ゲート電極
117 空隙領域
127 側壁膜
Claims (8)
- 半導体層と;
前記半導体層中に形成された素子分離膜と;
前記素子分離膜によって囲まれたアクティブ領域の半導体層と;
前記アクティブ領域の半導体層の深さ方向における側壁部であり、前記素子分離膜との境界部分に形成された空隙部とを備え、
前記空隙部は前記アクティブ領域の半導体層下部には形成されないことを特徴とする半導体装置。 - 前記空隙部は、前記アクティブ領域の側壁全体に渡って形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記空隙領部は、前記アクティブ領域の側壁の一部にのみ形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記半導体層は、半導体支持層及び当該半導体支持層の上に形成された絶縁層の上に形成された構造のSOI層であり、
前記アクティブ領域の半導体層の膜厚は、前記SOI層の膜厚と一致することを特徴とする請求項1,2又は3に記載の半導体装置。 - 請求項1に記載の半導体装置の製造方法において、
半導体層の一部分の領域をエッチングして溝部を形成し、溝部で囲まれたアクティブ領域の半導体層を形成する工程と;
全面に第1の絶縁膜を形成する工程と;
前記第1の絶縁膜を全面エッチングし、自己整合的に前記アクティブ領域の半導体層側壁に側壁膜を形成する工程と;
前記溝部を第2の絶縁膜により埋め込み、素子分離膜を前記半導体層中に形成する工程と;
前記側壁膜を除去することにより、前記アクティブ領域の半導体層と前記素子分離膜との間に空隙部を形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 前記素子分離膜を形成した後、前記側壁膜を除去する前に、前記アクティブ領域上にゲート電極を形成する工程を更に含むことを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記側壁膜の除去は、等方性エッチングによって行われることを特徴とする請求項5又は6に記載の半導体装置の製造方法。
- 請求項1に記載の半導体装置の製造方法において、
半導体支持層と、当該半導体支持層の上に形成された基板絶縁層と、当該基板絶縁層の上に形成されたSOI層(半導体層)とからなるSOI基板を用意する工程と;
前記SOI層の一部分の領域をエッチングして前記基板絶縁層に達する溝部を形成し、溝部で囲まれたアクティブ領域の半導体層を形成する工程と;
全面に第1の絶縁膜を形成する工程と;
前記第1の絶縁膜を全面エッチングし、自己整合的に前記アクティブ領域の半導体層側壁に、前記SOI層の深さ方向全域に渡って側壁膜を形成する工程と;
前記溝部を第2の絶縁膜により埋め込み、素子分離膜を前記半導体層中に形成する工程と;
前記側壁膜を除去することにより、前記アクティブ領域の半導体層と前記素子分離膜との間に空隙部を形成する工程とを含むことを特徴とする半導体装置の製造方法。
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