CN103915501B - 由悬空硅进行电介质隔离的finfet及其制造方法 - Google Patents

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Abstract

公开了一种改进的finFET和使用悬空硅工艺流程的制造方法。在为了进行悬空硅（SON）工艺在鳍下面形成空腔期间，氮化物间隔物保护鳍的侧面。可流动氧化物填充这些空腔，以在鳍下形成绝缘电介质层。

Description

由悬空硅进行电介质隔离的FINFET及其制造方法
技术领域
本发明总体地涉及半导体制造，更具体地，涉及由悬空硅进行电介质隔离的FINFET及其制造方法。
背景技术
随着将集成电路(IC)不断最小化的趋势，需要在使晶体管的尺寸不断变小的情况下使其具有更高的驱动电流。随着装置尺寸继续缩小，鳍式场效晶体管(FinFET)技术变得更加普及了。绝缘体上硅(SOI)finFET装置具有良好的电性能。但是，制造成本高。与SOIfinFET相比，在鳍(fin)与衬底之间没有绝缘体膜的体状(bulk)finFET具有较低的制造成本。但是，体状finFET很容易有漏电流，这会减低电性能。因此希望具有改进的finFET及其制造方法。
发明内容
在本发明的一个方面中，提供一种半导体结构。所述结构包括：半导体衬底；绝缘体层，置于所述半导体衬底之上；多个半导体鳍，置于所述绝缘体层上；以及多个嵌入式间隔物，置于与各个鳍相邻的绝缘体层中。
在本发明的另一个方面中，提供一种形成半导体结构的方法。所述方法包括：在半导体衬底上形成牺牲层；在牺牲层上形成鳍；在半导体衬底上形成浅沟槽隔离区，其中，所述浅沟槽隔离区被置于各个鳍之间；在鳍上形成间隔物；使浅沟槽隔离区凹陷(recessing)；去除所述牺牲层，从而在所述半导体结构中形成孔洞(void)；在孔洞中沉积绝缘体层，其中，所述绝缘体层部分地覆盖所述间隔物，留下所述间隔物的暴露部分；以及去除所述间隔物的所述暴露部分。
在本发明的另一个方面中，提供一种形成半导体结构的方法。所述方法包括：在半导体衬底上形成鳍，其中，所述鳍具有侧面；在各个鳍的侧面上形成间隔物；在第一组鳍上形成掩模区域，并且使第二组的鳍无掩模(unmask)；在无掩模鳍中的各个鳍之间的半导体衬底中形成空腔(cavity)；使用底切蚀刻(undercut etch)来扩展无掩模鳍中的各个鳍之间的每个空腔；使用绝缘体材料来填充无掩模鳍中的各个鳍之间的每个空腔；在第一组鳍中的各个鳍之间的半导体衬底中形成空腔；使用底切蚀刻来扩展第一组鳍中的各个鳍之间的每个空腔；使用绝缘体材料来填充第一组鳍中的各个鳍之间的每个空腔。
附图说明
在结合附图考虑下面的描述时，本发明的结构、操作和优点将变得更加清楚。这些图应当是示例性的，而不是限制性的。
为了说明清楚，一些图中的某些元素可以被省略或者不按比例地示出。截面图可以是“片状的”或“近视的(near-sighted)”截面图的形式，为了说明清楚，省略了某些背景线，否则这些背景线在“真实的”截面图中是可见的。
通常，在附图中的各个图中，类似的元素可以由类似的附图标记来表示，在这种情况中，通常最后两个有效数字可以相同，最有效的数字是附图的编号。此外，为了清楚起见，在某些图中，一些附图标记可以被省略。
图1示出本发明的实施例的在起始点处的半导体结构的侧视图。
图2示出在鳍形成的后续处理步骤之后的半导体结构。
图3示出在沉积浅沟槽隔离区的后续处理步骤之后的半导体结构。
图4示出在沉积栅极电介质层的后续处理步骤之后的半导体结构。
图5示出在形成栅极区域的后续处理步骤之后的半导体结构。
图6示出在间隔物形成的后续处理步骤之后的半导体结构的俯视图。
图7示出沿着线B-B’的图6的实施例的侧视图。
图8示出在使浅沟槽隔离区凹陷的后续处理步骤之后的半导体结构。
图9示出在去除牺牲层的后续处理步骤之后的半导体结构。
图10示出在沉积电介质层的后续处理步骤之后的半导体结构。
图11示出在使间隔物凹陷的后续处理步骤之后的半导体结构。
图12示出在鳍合并的后续处理步骤之后的半导体结构。
图13示出类似于图12中示出的半导体结构的半导体结构的俯视图。
图14示出本发明的可替换实施例的在起始点处的半导体结构的侧视图。
图15示出类似于图14中示出的半导体结构的半导体结构的俯视图。
图16示出在对第一组鳍进行掩模的后续处理步骤之后的半导体结构。
图17示出沿着线B-B’观看到的类似于图16的半导体结构的半导体结构的侧视图。
图18示出进行蚀刻以形成与无掩模鳍相邻的空腔的后续处理步骤之后的半导体结构。
图19和图19A示出进行底切蚀刻的后续处理步骤之后的半导体结构。
图20示出在沉积绝缘体层的后续处理步骤之后的半导体结构。
图21示出在从第一组鳍去除掩模的后续处理步骤之后的半导体结构。
图22示出包括在第一组鳍下形成绝缘体层的后续处理步骤之后的半导体结构。
图23示出利用根据本发明实施例的装置的电路的俯视图。
图24是指示根据本发明实施例的方法的处理步骤的流程图。
图25是指示根据本发明的可替换实施例的方法的处理步骤的流程图。
具体实施方式
悬空硅(SON)是形成介电隔离硅鳍的常用方法。在当前的SON处理流程中的一个实际的问题是，当去除牺牲层以形成要填充电介质的空腔时硅鳍损耗的问题。即使当使用选择性的蚀刻技术时，这些技术也不是完全选择性的，因此，发生鳍蚀刻，导致鳍材料的损耗。该损耗限制了可以与当前的SON处理流程一起使用的鳍装置的临界尺寸。
在本公开内，当诸如层、区域、衬底或晶片的元素被提及在另一个元素“上”或“之上”时，该元素可以直接在另一个元素上，或者，也可以存在中间元素。相反地，当元素被提及“直接”在另一个元素“上”或“之上”时，不存在中间元素。还将会理解，当元素被提及与另一个元素“连接”或“耦接”时，其可以与另一个元素直接连接或耦接，或者，可以存在中间元素。相反地，当元素被提及与另一个元素“直接连接”或“直接耦接”时，不存在中间元素。
图1示出本发明实施例的在起始点处的半导体结构100的侧视图。半导体结构100包含厚度为S的半导体衬底102。半导体衬底102可以包括硅。牺牲层104毯状沉积(blanketdeposited)在半导体衬底102之上。牺牲层104可以包括硅锗(SiGe)。第二半导体层106毯状沉积在牺牲层104之上。第二半导体层106也可以包括硅。
图2示出在鳍形成的后续处理步骤之后的半导体结构200。如之前所述，在附图中的各个图中，类似的元素可以由类似的附图标记来表示，在这种情况中，通常最后两个有效数字可以相同。例如，图2的半导体衬底202类似于图1中的半导体衬底102。使用标准图案化和蚀刻技术，形成鳍206。各个鳍206被置于牺牲区域204上。在实施例中，鳍206包括硅，牺牲区域204包括SiGe。半导体衬底被凹陷为厚度R，其中，R小于原始的半导体衬底厚度S。在某些实施例中，R比S小5到10纳米。
图3示出在沉积浅沟槽隔离区308的后续处理步骤之后的半导体结构300。浅沟槽隔离(STI)区308可以包括氧化物。在沉积了浅沟槽隔离材料后，可以对其进行平坦化(例如，经由化学机械抛光处理)，并且使其凹陷，从而使得STI区域308的顶部在牺牲区域304的底部之上且在牺牲区域304的顶部之下。STI区域308被置于鳍间区域(各个鳍之间的区域)中的半导体衬底302上。
图4示出在沉积栅极电介质层410的后续处理步骤之后的半导体结构400。栅极电介质层410可以包括氧化物，包括但并不限于氧化硅和氧化铪。
图5示出在形成栅极区域512的后续处理步骤之后的半导体结构500。在某些实施例中，栅极区域512包括多晶硅。在某些实施例中，替代金属栅极(RMG)处理可以被用来在将来的处理步骤中使用金属栅极来替代多晶硅栅极。
图6示出在间隔物形成的后续处理步骤之后的半导体结构600的俯视图。在某些实施例中，保形氮化物层被沉积在半导体结构之上，然后通过定向蚀刻使其凹陷，以暴露栅极612的顶部和鳍606的顶部，而氮化物间隔物614保留在栅极612的侧面和鳍606的侧面上。箭头A-A’表示穿过栅极的截面，箭头B-B’表示穿过鳍的截面。
图7示出与沿着图6的线B-B’观看到的图6的实施例类似的半导体结构700的侧视图。如图7所示，间隔物714在鳍706的侧面上形成。
图8示出使浅沟槽隔离区808凹陷的后续处理步骤之后的半导体结构800(与图7的708相比)。浅沟槽隔离(STI)区808的凹陷造成了牺牲层804的暴露部分804E的产生。当诸如HCl的蚀刻剂被施加到STI区808的暴露部分804E时，其使得牺牲层804能够被去除。间隔物814保护鳍的侧面。这样，鳍的宽度W不受去除牺牲层的影响。在去除牺牲层期间，鳍的顶部和底部可能会受到轻微地蚀刻。这是由于在实际情况中，选择的蚀刻处理不是完美的选择性的。尽管牺牲层(例如，SiGe)的蚀刻率比硅鳍806的蚀刻率快得多，但是在去除牺牲层期间，硅仍然受到蚀刻。由于鳍的较窄的宽度W，因此对鳍的宽度的任何降低都对finFET的性能不利。在某些实施例中，W可以在5到8纳米的范围中，因此，在去除牺牲层期间损耗15到25埃将会对finFET的性能不利。间隔物814保护鳍的侧面，因此本发明实施例的SON处理流程可以使用非常窄的鳍。
图9示出在去除牺牲层的后续处理步骤之后的半导体结构900(与图8的804相比)。随着牺牲层的去除，鳍906由栅极结构来支撑(参见图6的612)。沿着图6的线A-A’，栅极继续支撑鳍，而沿着图6的线B-B’，现在孔洞(空腔)917直接在鳍906下，因此命名为”悬空硅”工艺。
图10示出在沉积绝缘体层1016的后续处理步骤之后的半导体结构1000。绝缘体层1016可以是诸如通过原子层沉积或低压化学气相沉积(LPCVD)所沉积的氧化物的保形绝缘体和/或可流动氧化物或旋涂玻璃(spin-on-glass)。可流动氧化物流入到在牺牲层被去除时产生的孔洞中，以便为鳍1006提供电绝缘。然后，绝缘体层1016可以被凹陷到期望的水平，其中绝缘体层1016局部地覆盖间隔物1014。区域1019是鳍下区域(直接在鳍1006下)。区域1021是鳍间区域(在两个鳍之间)。绝缘体层1016在鳍下区域1019中具有第一厚度T1，在鳍间区域1021中具有第二厚度T2。T1大于T2。在某些实施例中，第一厚度T1是第二厚度T2的2到4倍大。在某些实施例中，第一厚度T1的范围为从大约4纳米到大约8纳米，第二厚度T2的厚度范围为大约1纳米到大约2纳米。在鳍下区域1019中，绝缘体层1016延伸到鳍间区域1021中的绝缘体层1016的上面和下面。可选地，在沉积了绝缘体层1016后，可以执行致密化退火(densification anneal)，以增强绝缘体层1016的致密化。在一个实施例中，致密化退火可以在从大约500摄氏度到大约800摄氏度的温度范围中执行。在另一个实施例中，致密化退火可以在从大约900摄氏度到大约1100摄氏度的温度范围中执行。
图11示出在使间隔物1114凹陷的后续处理步骤之后的半导体结构1100(与图10的1014相比)。间隔物1114是嵌入式间隔物，意味着其被嵌入到绝缘体层1116内。
图12示出在鳍合并的后续处理步骤之后的半导体结构1200。外延生长的半导体区域1218将鳍1206A与1206B电合并。半导体区域1218可以包含硅。根据电路设计，不同组的鳍可以被合并在一起以形成具有理想特性的finFET。通常，区域1218可以包含置于多个相邻鳍上并且与这些相邻鳍直接物理接触的外延硅区域。
图13示出类似于图12中示出的半导体结构的半导体结构1300的俯视图。鳍1306在栅极区域具有宽度G并且在鳍区域具有宽度F。在本发明实施例中，宽度F和G基本相等，这是由于在去除牺牲层期间鳍的侧面受到保护，因此鳍的原始宽度被保留。
图14示出本发明的可替换实施例的在起始点处的半导体结构1400的侧视图。结构1400包含半导体衬底1402，半导体衬底1402可以包括硅。鳍1406在半导体衬底1402上形成。鳍1406可以使用图案化和蚀刻的工业标准技术来形成。鳍1406包括与半导体衬底1402的材料相同的材料。衬垫氮化物层(pad nitride layer)1407可以被置于鳍上以在后续处理步骤期间保护鳍1406。在本可替换实施例中，不使用明确的(explicit)牺牲层。反之，在不需要明确的牺牲层的情况下，使用掩模来使得能够使用SON流程处理。
图15示出类似于图14中示出的半导体结构的半导体结构1500的俯视图。半导体结构1500包含四个鳍(1506A、1506B、1506C和1506D)。栅极区域1512被置于这四个鳍之上。线A-A’表示穿过栅极的截面。线B-B’表示穿过鳍的截面。
图16示出在对第一组鳍进行掩模的后续处理步骤之后的半导体结构1600。掩模区域1620沉积在第一组鳍之上。第一组鳍可以是对应于P型finFET的鳍。无掩模鳍1606A和1606B是第二组鳍的一部分。第二组鳍可以是对应于N型finFET的鳍。氮化物间隔物1614被形成于第二组鳍1614上。在某些实施例中，掩模区域1620可以包括氮化物。在其它实施例中，掩模区域1620可以包括非晶碳。
图17示出沿着线B-B’看到的类似于图16的半导体结构1700的侧视图。掩模区域1720保护鳍1706C和1706D，而鳍1706A和1706B是无掩模的。无掩模鳍1706A和1706B由顶上的衬垫氮化物层1707和侧面的衬垫氮化物层1714保护。半导体衬底1702在与鳍1706A和1706B相邻的区域中暴露。
图18示出进行蚀刻以形成与无掩模鳍1806A和1806B临近的空腔1822的后续处理步骤之后的半导体结构1800。掩模1820保护与鳍1806C和1806D相邻区域中的衬底1802，因此在这些区域中没有空腔形成。
图19和图19A示出在执行底切(横向)蚀刻的后续处理步骤之后的半导体结构1900。图19A是俯视图，图19是沿着图19A的线B-B’的侧视图。底切蚀刻形成在无掩模鳍1906A和1906B下的空腔1924。鳍1906A和1906B由栅极支撑(参见图19A的1912)。空腔1924并不出现在由掩模1920覆盖的鳍1906C和1906D下，因此当空腔1924存在于无掩模鳍1906A和1906B下面时，这些鳍与栅极1912一起为无掩模鳍1906A和1906B提供锚定(anchoring)。在底切蚀刻轻微地向上蚀刻到无掩模鳍1906A和1906B中时，在鳍基部(base)形成锯齿(indentation)1925。
图20示出在沉积绝缘体层2026的后续处理步骤之后的半导体结构2000。绝缘体层2026可以是可流动氧化物。因此，绝缘体层2026可以凹陷到想要的水平。
图21示出在从第一组鳍2106C和2106D去除掩模的后续处理步骤之后的半导体结构2100(与图20的2020进行比较)。在掩模2020包括非晶碳的实施例中，掩模2020可以使用氧蚀刻(oxygen etch)来去除。
图22示出包括形成在第一组鳍2106C和2106D以及第二组鳍2106A和2106B下延伸的绝缘体层2226的后续处理步骤之后的半导体结构2200。氮化物间隔物2214可以形成于鳍2106C和2106D上。如同从图22中可以看到的，绝缘体(电介质)层2226在不需要明确的牺牲层的情况下使用SON处理流程来形成。在SON处理期间鳍的侧面被保护，从而使得在鳍下形成空腔期间，不利的鳍变薄的情况不会发生。
图23示出利用根据本发明实施例的装置的电路2300的俯视图。例如，为了制造诸如SRAM单元的各种电路，栅极和鳍可以在不同位置处被切割，以形成各个晶体管，并且某些鳍可以被合并在一起，而其它鳍可以仍然分开。例如，鳍2332B和2332C经由外延半导体区域2334合并，而鳍2332A仍然作为单个鳍。栅极区域2336A被切割以从栅极2336B分离。栅极区域继续在其上形成间隔物2338。区域2330为电介质区域，并且可以包括氧化物。作为剩余的半导体制造处理的一部分，这些间隔物可以从鳍去除。
图24是指示根据本发明实施例的方法的处理步骤的流程图2400。在处理步骤2450中，在衬底上形成牺牲层(参见图1的衬底102上的层104)。在处理步骤2452中，在牺牲层上形成硅层(参见图1的层104上的层106)。在处理步骤2454中，鳍被形成(参见图2的206)。在处理步骤2456中，浅沟槽隔离区被形成(参见图3的308)。在处理步骤2458中，鳍间隔物被形成(参见图6的614)。在处理步骤2460中，使浅沟槽隔离区凹陷以暴露牺牲层(参见图8的808)。在处理步骤2462中，牺牲层被去除(参见图9的900)。在处理步骤2464中，绝缘体层被沉积(参见图10的1016)。
图25是指示根据本发明的可替换实施例的方法的处理步骤的流程图2500。在处理步骤2550中，鳍被形成(参见图14的1406)。在处理步骤2552中，鳍间隔物被形成(参见图16的1614)。在处理步骤2554中，掩模被形成在第一组鳍上(参见图16的1620)。这将无掩模鳍作为第二组鳍。在某些实施例中，第一组鳍可以对应于P型finFET鳍，第二组鳍可以对应于N型finFET鳍。在处理步骤2556中，空腔被与无掩模鳍相邻地形成(参见图18的1822)。在处理步骤2558中，空腔经由横向蚀刻扩展(参见图19和图19A的1924)。在处理步骤2560中，空腔被使用诸如可流动氧化物的绝缘体来填充(参见图20的2026)。在处理步骤2562中，掩模被去除(参见图21的2100)。在处理步骤2564中，在第一组鳍上(以与图18的空腔1822的形成类似的方式)形成空腔。在处理步骤2566中，空腔被(以与图19形成空腔类似的方式)扩展。在处理步骤2568中，空腔被使用诸如可流动氧化物的绝缘体来填充(参见图22的2226)。
现在可以认识到，本发明的实施例提供改进的finFET和使用悬空硅流程处理的制造方法。在用于悬空硅(SON)工艺的鳍下面形成空腔期间，氮化物间隔物保护鳍侧面。可流动氧化物填充这些空腔，以在鳍下形成绝缘电介质层。
尽管针对特定的优选实施例或实施例已经示出和描述了本发明，但是在阅读并理解了本说明书及其附图时，本领域的技术人员将会想到某些等同的替换和修改。尤其是关于由上述部件(组件、装置、电路等)执行的各种功能，即用来描述这些部件的术语(包括对“器件”的提及)在结构上不等同于在本文中示出的本发明的示例性实施例中执行功能的公开的结构，它们也应当(除非另有说明)对应于(即，在功能上等同)执行所述部件的特定功能的任何部件。另外，虽然可能只针对若干实施例中的一个公开了本发明的特定特征，但是这样的特征可以如对于任何给定的或特定的应用可能是希望的、有利的那样与其它实施例的一个或多个特征组合。

Claims (26)

1.一种FINFET中的半导体结构，包括：
半导体衬底；
绝缘体层，置于所述半导体衬底之上；
多个半导体鳍，置于所述绝缘体层上；以及
多个嵌入式间隔物，置于与各个鳍相邻的所述绝缘体层中，
其中，绝缘体层在直接位于所述多个半导体鳍中的各个鳍下的鳍下区域中具有第一厚度，在位于所述多个半导体鳍中的各个鳍之间的鳍间区域中具有第二厚度，其中，第一厚度大于第二厚度；
其中，在鳍下区域中的绝缘体层延伸到鳍间区域中的绝缘体层之上；
其中，在鳍下区域中的绝缘体层延伸到鳍间区域中的绝缘体层之下；
其中，所述绝缘体层由仅一个沉积处理所形成的一种材料构成。
2.根据权利要求1所述的半导体结构，还包括置于鳍间区域中的半导体衬底上的浅沟槽隔离区。
3.根据权利要求1所述的半导体结构，其中，第一厚度在第二厚度的2倍大到4倍大之间。
4.根据权利要求1所述的半导体结构，其中，嵌入式间隔物包括氮化物，并且绝缘体层包括氧化物。
5.根据权利要求1所述的半导体结构，其中，嵌入式间隔物包括氮化物，并且绝缘体层包括旋涂玻璃。
6.根据权利要求1所述的半导体结构，还包括置于该半导体结构上的栅极区域。
7.根据权利要求6所述的半导体结构，其中，栅极区域包括多晶硅。
8.根据权利要求6所述的半导体结构，其中，栅极区域包括金属。
9.根据权利要求6所述的半导体结构，还包括置于所述多个半导体鳍上并且与所述多个半导体鳍直接物理接触的外延硅区域。
10.一种用于形成半导体结构的方法，包括：
在半导体衬底上形成牺牲层；
在牺牲层上形成鳍；
在半导体衬底上形成浅沟槽隔离区，其中，所述浅沟槽隔离区被置于各个鳍之间；
在鳍上形成间隔物；
使浅沟槽隔离区凹陷；
去除所述牺牲层，从而在所述半导体结构中形成孔洞；
在孔洞中沉积绝缘体层，其中，所述绝缘体层部分地覆盖所述间隔物，留下所述间隔物的暴露部分；以及
去除所述间隔物的所述暴露部分。
11.根据权利要求10所述的方法，还包括直接在鳍上生长外延区域。
12.根据权利要求10所述的方法，其中，在半导体衬底上形成牺牲层包括形成SiGe层。
13.根据权利要求10所述的方法，还包括在孔洞中沉积绝缘体层后执行致密化退火。
14.根据权利要求13所述的方法，其中，执行致密化退火包括在从500摄氏度到800摄氏度的温度范围中执行退火。
15.根据权利要求13所述的方法，其中，执行致密化退火包括在从900摄氏度到1100摄氏度的温度范围中执行退火。
16.根据权利要求10所述的方法，其中，在孔洞中沉积绝缘体层包括沉积可流动氧化物。
17.根据权利要求10所述的方法，其中，在孔洞中沉积绝缘体层包括沉积旋涂玻璃。
18.根据权利要求10所述的方法，其中，在孔洞中沉积绝缘体是使用原子层沉积来执行的。
19.根据权利要求10所述的方法，其中，在孔洞中沉积绝缘体是使用低压化学气相沉积来执行的。
20.一种用于形成半导体结构的方法，包括：
在半导体衬底上形成鳍，所述鳍具有侧面；
在各个鳍的侧面上形成间隔物；
在第一组鳍上形成掩模区域，并且使第二组鳍无掩模；
在无掩模鳍中的各个鳍之间的半导体衬底中形成空腔；
使用底切蚀刻来扩展无掩模鳍中的各个鳍之间的每个空腔；
使用绝缘体材料来填充无掩模鳍中的各个鳍之间的每个空腔；
在第一组鳍中的各个鳍之间的半导体衬底中形成空腔；
使用底切蚀刻来扩展第一组鳍中的各个鳍之间的每个空腔；
使用绝缘体材料来填充第一组鳍中的各个鳍之间的每个空腔。
21.根据权利要求20所述的方法，其中，使用绝缘体材料来填充无掩模鳍中的各个鳍之间的每个空腔以及使用绝缘体材料来填充第一组鳍中的各个鳍之间的每一个空腔包括沉积可流动氧化物。
22.根据权利要求20所述的方法，其中，使用绝缘体材料来填充无掩模鳍中的各个鳍之间的每个空腔以及使用绝缘体材料来填充第一组鳍中的各个鳍之间的每一个空腔包括沉积旋涂玻璃。
23.根据权利要求20所述的方法，其中，使用绝缘体材料来填充无掩模鳍中的各个鳍之间的每个空腔以及使用绝缘体材料来填充第一组鳍中的各个鳍之间的每一个空腔是经由原子层沉积来执行的。
24.根据权利要求20所述的方法，其中，使用绝缘体材料来填充无掩模鳍中的各个鳍之间的每个空腔以及使用绝缘体材料来填充第一组鳍中的各个鳍之间的每一个空腔是经由低压化学气相沉积来执行的。
25.根据权利要求20所述的方法，其中，在第一组鳍上形成掩模区域包括沉积氮化物区域。
26.根据权利要求20所述的方法，其中，在第一组鳍上形成掩模区域包括沉积非晶碳区域。
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