TWI681462B - 在ｖｆｅｔ結構之處理期間在閘極區中長度的控制 - Google Patents

在ｖｆｅｔ結構之處理期間在閘極區中長度的控制 Download PDF

Info

Publication number
TWI681462B
TWI681462B TW107105274A TW107105274A TWI681462B TW I681462 B TWI681462 B TW I681462B TW 107105274 A TW107105274 A TW 107105274A TW 107105274 A TW107105274 A TW 107105274A TW I681462 B TWI681462 B TW I681462B
Authority
TW
Taiwan
Prior art keywords
fin
mask
gate
gate pad
conformal
Prior art date
Application number
TW107105274A
Other languages
English (en)
Other versions
TW201911424A (zh
Inventor
朴燦柔
史帝文 本利
謝瑞龍
成敏圭
Original Assignee
美商格芯（美國）集成電路科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商格芯（美國）集成電路科技有限公司 filed Critical 美商格芯（美國）集成電路科技有限公司
Publication of TW201911424A publication Critical patent/TW201911424A/zh
Application granted granted Critical
Publication of TWI681462B publication Critical patent/TWI681462B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

形成垂直FinFET包括在基板上形成半導體鰭片，並且在半導體鰭片之上表面上具有鰭片遮罩；使造成該鰭片遮罩之該半導體鰭片側向凹陷；在該已凹陷半導體鰭片及該鰭片遮罩上形成保形閘極襯墊，其中，該保形閘極襯墊包括圍繞該鰭片遮罩之第一部分、及圍繞該等已凹陷鰭片並且以該保形閘極襯墊之厚度與該鰭片遮罩分開之第二部分；形成與該保形閘極襯墊之該第二部分側向相鄰之閘極遮罩；移除該保形閘極襯墊之該第一部分；移除該閘極遮罩以使該保形閘極襯墊之剩餘第二部分曝露；以及形成與該保形閘極襯墊之該第二部分相連之閘極接觸部，該保形閘極襯墊之該剩餘第二部分界定閘極長度。

Description

在VFET結構之處理期間在閘極區中長度的控制
本揭露係關於積體電路(IC)結構之垂直場效電晶體(垂直FinFET)裝置之處理，並且更特別的是，係關於該結構形成期間控制垂直FinFET的閘極區的長度之方法。
先進的IC製造需要形成個別電路元件，例如：諸如場效電晶體(FET)之電晶體、以及基於特定電路設計之類似者。FET大體上包括源極、汲極以及閘極接端。該閘極接端係置放於該等源極與汲極接端之間，並且控制該等源極與汲極接端之間的電流。電晶體可形成於基板上方，並且可與例如層間介電(ILD)層之絕緣介電層電隔離。可穿過該介電層形成連至各該源極、汲極及閘極接端之接觸部，以便在該等電晶體與可繼其它金屬階中之電晶體後形成之其它電路元件之間提供電連接。
按照習知，FET為水平電晶體，其中，基板上或內的源極與汲極接端彼此相鄰，而該基板上方的該等源極與汲極接端之間側向布置閘極接端。然而，垂直電晶 體近來已在本領域受到關注。垂直FinFET與習知FET的差異在於諸源極及/或汲極接端的其中一者係位於另一(些)源極及/或汲極接端上方，而閘極接端係垂直置於兩者之間。垂直FinFET與其它電晶體之間的實體差異可與處理及裝置效能方面的對應差異相關聯。與形成垂直FinFET結構相關聯之諸多技術挑戰的其中一者正控制著垂直FinFET之閘極結構大小，亦即使閘極結構保持在預定垂直長度內。為了控制垂直FinFET中閘極之長度，電路製作商可憑靠干涉儀來產生用於使閘極及其它裝置結構調整尺寸及形成之信號。至於垂直FinFET，干涉儀信號在具有較大淺溝槽隔離(STI)之結構方面可能功效不大，原因例如在於干涉儀信號與STI側壁之間可能有干擾。在一些情況下，例如裝置的圖型密度逐漸變高，習知的處理對於用以減輕干擾之遮罩材料可能未完全顧及實體限制。
本揭露之第一態樣提供一種形成垂直FinFET之方法，該方法包括：在基板上形成半導體鰭片，並且在其上表面上具有鰭片遮罩；使該半導體鰭片側向凹陷，造成該鰭片遮罩在該鰭片上方外伸；在該已凹陷半導體鰭片及該鰭片遮罩上形成保形閘極襯墊，其中，該保形閘極襯墊包括圍繞該鰭片遮罩之第一部分、及圍繞該等已凹陷鰭片並且以該保形閘極襯墊之厚度與該鰭片遮罩分開之第二部分；形成與該保形閘極襯墊之該第二部分側向相鄰之閘極遮罩；移除該保形閘極襯墊之該第一部分， 其中，該保形閘極襯墊之該第二部分在該第一部分之該移除之後保持原封不動；移除該閘極遮罩以使該保形閘極襯墊之該剩餘第二部分曝露；以及形成與該保形閘極襯墊之該剩餘第二部分相連之閘極接觸部，其中，該閘極之長度係由該保形閘極襯墊之該剩餘第二部分所界定。
本揭露之第二態樣提供一種形成垂直FinFET之方法，該方法包括：在基板上形成半導體鰭片，其上表面上具有鰭片遮罩；使該半導體鰭片側向凹陷，造成該鰭片遮罩在該鰭片上方外伸；在該已凹陷半導體鰭片及該鰭片遮罩上形成保形閘極襯墊，其中，該保形閘極襯墊包括圍繞該鰭片遮罩之第一部分、及圍繞該等已凹陷鰭片並且以該保形閘極襯墊之厚度與該鰭片遮罩分開之第二部分；在該保形閘極襯墊上形成內間隔物；在該內間隔物位在該鰭片遮罩上面之一部分上形成中間遮罩，以垂直包覆該保形閘極襯墊及該內間隔物相鄰於該已凹陷半導體鰭片之垂直部分；進行定向性蝕刻以移除該保形閘極襯墊及該內間隔物直接位在該基板上面、且未受該中間遮罩垂直包覆之部分；移除該中間遮罩；形成與該保形閘極襯墊之該第二部分側向相鄰之閘極遮罩；移除該保形閘極襯墊之該第一部分、及該內間隔物未受該閘極遮罩包覆之部分，其中，該保形閘極襯墊之該第二部分、及該內間隔物之一部分在該第一部分之該移除之後保持原封不動；移除該閘極遮罩以使該保形閘極襯墊之該剩餘第二部分、及該內間隔物之該剩餘部分曝露；以及形成與該保形閘極襯 墊之該剩餘第二部分相連之閘極接觸部，其中，該閘極之長度係由該保形閘極襯墊之該剩餘第二部分所界定。
本揭露之第三態樣提供一種形成積體電路(IC)結構之方法，該方法包括：在基板上形成半導體鰭片，並且在其上表面上具有鰭片遮罩；使該半導體鰭片側向凹陷，造成該鰭片遮罩在該鰭片上方外伸；形成側向相鄰於該半導體鰭片及該鰭片遮罩之犧牲介電層；移除該鰭片遮罩以在該犧牲介電層內形成凹穴，其中，移除該鰭片遮罩使該半導體鰭片之上表面曝露；在該半導體鰭片之該受曝露上表面上形成源極/汲極區，該源極/汲極區位在該凹穴內；移除該犧牲介電層；以及在該已凹陷半導體鰭片上形成保形閘極襯墊，該保形閘極襯墊以該保形閘極襯墊之厚度與該源極/汲極區分開；以及形成連至該保形閘極襯墊之閘極接觸部，其中，該閘極之長度係由該已凹陷半導體鰭片上之該保形閘極襯墊所界定。
100‧‧‧先驅物結構
102‧‧‧基板
112‧‧‧鰭片
112R‧‧‧已凹陷鰭片
114‧‧‧鰭片遮罩
120‧‧‧間隔物
130‧‧‧保形閘極襯墊
130a‧‧‧部分
130b‧‧‧部分
132‧‧‧閘極介電膜
134‧‧‧導電閘極層
140‧‧‧閘極遮罩
150‧‧‧氮化物襯墊
152‧‧‧中間遮罩
160‧‧‧ILD
200‧‧‧結構
210‧‧‧內間隔物
220‧‧‧犧牲襯墊
222‧‧‧犧牲介電層
230‧‧‧凹穴
232‧‧‧源極/汲極間隔物
240‧‧‧源極/汲極區
250‧‧‧垂直FinFET結構
262‧‧‧源極/汲極接觸部
264‧‧‧閘極接觸部
L‧‧‧側向離距
SF‧‧‧最下表面
SG‧‧‧最上表面
T‧‧‧初始厚度
本揭露之這些及其它特徵經由以下本揭露各項態樣之詳細說明，搭配繪示本揭露各項具體實施例之附圖，將得以更加輕易了解，其中：第1圖提供待根據本揭露處理之基板及成對半導體鰭片的截面圖。
第2圖提供根據本揭露在諸半導體鰭片之間形成間隔物的截面圖。
第3圖根據本揭露，提供受側向凹陷而使 得鰭片遮罩在鰭片上方外伸之半導體鰭片的截面圖。
第4圖提供根據本揭露使保形閘極襯墊在鰭片及鰭片遮罩上形成的截面圖。
第5圖提供根據本揭露在與保形閘極襯墊相鄰處形成閘極遮罩的截面圖。
第6圖提供根據本揭露將保形閘極襯墊之一些受曝露部分移除的截面圖。
第7圖提供根據本揭露將保形閘極襯墊之剩餘閘極介電質移除的截面圖。
第8圖提供根據本揭露將閘極遮罩移除的截面圖。
第9圖提供根據本揭露形成氮化物襯墊及中間遮罩的截面圖。
第10圖根據本揭露，提供氮化物襯墊在相鄰於鰭片處遭受移除之部分的截面圖。
第11圖提供根據本揭露形成層間介電質(ILD)的截面圖。
第12圖提供根據本揭露之進一步實作態樣使內間隔物及中間遮罩在保形閘極襯墊上形成的截面圖。
第13圖提供根據本揭露之進一步實作態樣將內間隔物及保形閘極襯墊之部分移除並且使閘極遮罩形成的截面圖。
第14圖提供根據本揭露之進一步實作態樣將閘極遮罩上面之保形閘極襯墊移除的截面圖。
第15圖提供根據本揭露之進一步實作態樣將閘極遮罩移除的截面圖。
第16圖提供根據本揭露之進一步實作態使絕緣襯墊及ILD形成的截面圖。
第17圖提供根據本揭露之進一步實作態樣使犧牲絕緣物在已凹陷半導體鰭片及鰭片遮罩上形成的截面圖。
第18圖提供根據本揭露之進一步實作態樣使犧牲介電層形成的截面圖。
第19圖提供根據本揭露之進一步實作態樣將鰭片遮罩移除的截面圖。
第20圖提供根據本揭露之進一步實作態樣使一組源極/汲極間隔物形成的截面圖。
第21圖提供根據本揭露之進一步實作態樣使源極/汲極區在半導體鰭片上生長的截面圖。
第22圖提供根據本揭露之進一步實作態樣將犧牲介電層移除的截面圖。
第23圖提供根據本揭露之進一步實作態樣使初始保形閘極襯墊在半導體鰭片及源極/汲極區上形成的截面圖。
第24圖提供根據本揭露之進一步實作態樣使閘極遮罩在諸半導體鰭片之間形成的截面圖。
第25圖提供根據本揭露之進一步實作態樣將初始保形閘極襯墊在閘極遮罩上面之部分移除的截面 圖。
第26圖提供根據本揭露之進一步實作態樣將閘極遮罩移除的截面圖。
第27圖提供根據本揭露之進一步實作態使氮化物襯墊及中間遮罩形成之形成截面圖的截面圖。
第28圖提供根據本揭露之進一步實作態樣將相鄰於半導體鰭片之氮化物襯墊及保形閘極襯墊移除的截面圖。
第29圖提供根據本揭露之進一步實作態樣使ILD形成的截面圖。
第30圖提供根據本揭露之進一步實作態樣使內間隔物及中間遮罩形成的截面圖。
第31圖根據本揭露之進一步實作態樣，提供將諸半導體鰭片之間的保形閘極襯墊及內間隔物移除的截面圖。
第32圖提供根據本揭露之進一步實作態樣使閘極遮罩在諸半導體鰭片之間形成的截面圖。
第33圖提供根據本揭露之進一步實作態樣將內間隔物、及保形閘極襯墊在閘極遮罩上面之一部分移除的截面圖。
第34圖提供根據本揭露之進一步實作態樣將閘極遮罩移除的截面圖。
第35圖提供根據本揭露之進一步實作態樣將閘極介電質移除及使氮化物襯墊形成的截面圖。
第36圖提供根據本揭露之進一步實作態樣使ILD在分離區上方形成的截面圖。
第37圖根據本揭露之具體實施例，提供垂直FinFET的截面圖。
注意到的是，本揭露之圖式並未按照比例。該等圖式用意僅在於繪示本揭露之典型態樣，因而不應該視為限制本揭露之範疇。在圖式中，相似的數符代表該等圖式之間相似的元件。
本文中所述之各項具體實施例可在形成垂直電晶體之背景下實施，該垂直電晶體亦稱為垂直場效電晶體或「垂直FinFET」。垂直電晶體因包括一組垂直堆疊接端而可與例如MOSFET、FINFET、穿隧FET、及/或其它類電晶體等其它電晶體組態區別開來。舉例來說，垂直電晶體可包括垂直置於連至該電晶體之閘極接端下方之源極接端，具有將該閘極與該源極垂直分開之絕緣體。類似的是，該電晶體之汲極接端可置於該閘極接端上方並與之垂直分開，例如用另一絕緣材料來分開。與垂直電晶體之源極、汲極及/或閘極接端相連之接觸部可側向置於與相隔配置中共用介電層中之裝置相鄰處。此類垂直電晶體結構與例如連至各個接端之接觸部僅穿過上覆層垂直延展至電晶體的其它裝置形成對比。
本揭露係關於積體電路(IC)裝置中垂直FinFET之處理，並且更尤指藉由將保形閘極襯墊用於在 垂直FinFET之源極/汲極與閘極區之間界定垂直離距來控制閘極長度。具體而言，本揭露提供用於將保形閘極襯墊之部分掩蔽、及將該保形閘極襯墊未受遮罩包覆之部分移除之各種技巧，使得對於該垂直FinFET，該保形閘極襯墊之厚度將閘極保形閘極襯墊之剩餘部分與源極/汲極區之上覆部分分開。將所沉積保形閘極襯墊之厚度用於控制該垂直FinFET之閘極與源極/汲極區之間的垂直離距，如與習知的垂直FinFET處理作比較，可縮減閘極之垂直長度。將該保形閘極襯墊用於控制閘極長度，還可在使該裝置之剩餘部分形成完畢之後，使裝置效能更可靠。第1至36圖展示根據本揭露之具體實施例處理之結構的截面圖。如本文所提，可在初始處理相同或類似先驅物結構之後，才實施根據本揭露之任何變型或替代實作態樣。第37圖繪示可藉由本文中所述處理技巧來形成之垂直FinFET。
一開始，請參閱第1圖，所示為先驅物結構100。先驅物結構100可包括基板102。如圖所示，基板102可包括能夠處理成電晶體結構之任何目前已知或以後才開發的材料，並且可包括例如主體半導體層、上覆半導體絕緣體(SOI)基板等。基板102從而可上覆於具有相異材料及/或電氣特性之一或多個其它材料層，為了更佳說明根據本揭露用以形成IC結構之結構及程序，附圖省略了此類材料層。基板102可包括可由任何目前已知或以後才開發的半導體材料，其可包括但不限於矽、鍺、碳化 矽、以及那些實質由具有化學式AlX1GaX2InX3AsY1PY2NY3SbY4所界定之組成物的一或多種III-V族化合物半導體所組成者，其中X1、X2、X3、Y1、Y2、Y3及Y4代表相對比例，各大於或等於零，而且X1+X2+X3+Y1+Y2+Y3+Y4=1(1為總相對莫耳量)。其它合適的基板包括具有以下組成之II-VI族化合物半導體：ZnA1CdA2SeB1TeB2，其中A1、A2、B1及B2為各大於或等於零之相對比例，並且A1+A2+B1+B2=1(1為總莫耳量)。再者，基板20之整體或其一部分可受應變。
先驅物結構100之基板102可藉由在下伏結構上形成半導體材料來形成。根據一實施例，基板102可藉由沉積及/或晶圓接合來形成，例如：藉由佈植氧(SIMOX)來進行分離。「沉積」一詞於本文中使用時，可包括適用於沉積之任何目前已知或以後才開發的技巧，包括但不侷限於例如：化學氣相沉積(CVD)、低壓CVD(LPCVD)、電漿增強型CVD(PECVD)、半大氣壓CVD(SACVD)高密度電漿CVD(HDPCVD)、快速熱CVD(RTCVD)、超高真空CVD(UHVCVD)、有限反應處理CVD(LRPCVD)、有機金屬CVD(MOCVD)、濺鍍沉積、離子束沉積、電子束沉積、雷射輔助沉積、熱氧化作用、熱氮化作用、旋塗方法、物理氣相沉積(PVD)、原子層沉積(ALD)、化學氧化作用、分子束磊晶(MBE)、鍍覆、以及蒸鍍。
仍請參閱第1圖，一或多個半導體鰭片 (下文簡稱「鰭片」)可由基板102所形成。藉由在半導體層之各個部分上方形成鰭片遮罩114，並且將鰭片遮罩114圖型化及蝕刻，使得鰭片遮罩114之一部分在希望有鰭片112處保持原封不動，可使各鰭片112形成。隨後，可蝕刻原始半導體材料，使得基板102受鰭片遮罩114包覆或保護之部分形成鰭片112。鰭片遮罩114可包括二氧化矽及/或氮化矽、或所屬技術領域已知的任何其它硬罩。可將鰭片遮罩114細分成多層材料。根據一實施例，鰭片遮罩114可包括多層相異遮罩材料，例如二氧化矽沉積層，其上有一層氮化矽，還包括置於氮化矽層上之二氧化矽覆蓋層。儘管所示為兩個鰭片112，據了解，基板102上可形成任何數目之鰭片112(例如：一個鰭片、五個鰭片、一百個鰭片、一千或更多個鰭片等)而不脫離本揭露之態樣。本文中所述之具體實施例從而可操作用於處理一個鰭片112及/或多個鰭片112。亦據了解，基板102上可藉由其它技巧來形成鰭片112，有一些技巧可包括不同鰭片遮罩114及/或可不包括鰭片遮罩114。此類方法例如可包括將心軸圖型化，並在之後於基板102上藉由磊晶界定使鰭片112形成。基板102附有受曝露上表面之一部分可使相鄰鰭片112彼此側向分開。
「磊晶生長及/或沉積」及「磊晶形成及/或生長」等詞意為在半導體材料亦稱為「晶種層」之沉積表面上生長半導體材料，其中，該半導體材料可與該沉積表面之半導體材料具有相同的結晶特性。在磊晶沉積程序 中，來源氣體所提供的化學反應劑受到控制，而系統參數係設定成使得沉積原子以足以在半導體基板之沉積表面上繞動之能量抵達該沉積表面，並且沉積原子本身的取向符合沉積表面原子之晶體排列。因此，磊晶半導體材料與可在其上形成之沉積表面可具有相同的結晶特性。舉例而言，{100}晶體表面上的磊晶半導體材料可有{100}取向。在一些具體實施例中，磊晶生長及/或沉積程序對於在半導體表面上之形成可有選擇性，並且可不在諸如二氧化矽或氮化矽表面之介電質表面上沉積材料。
現請參閱第2圖，可形成間隔物120以使諸鰭片112彼此實體及電氣分開。根據一實施例，間隔物120可藉由沉積與蝕刻之組合予以在諸鰭片112之間基板102上形成。間隔物120可包括任何習知的間隔物材料，例如氧化物。如第2圖所示，間隔物120可上覆於基板102之一部分，並且可側向毗連各別鰭片112之垂直部分。
請參閱第3圖，本揭露之具體實施例可包括將(諸)鰭片112(第1至2圖)之一部分移除，以在基板102與鰭片遮罩114之間形成已凹陷鰭片112R。可使鰭片112之部分側向凹陷，以藉由用於將半導體材料之靶部分移除之任何目前已知或以後才開發的程序來形成已凹陷鰭片112R。鰭片112有部分可側向毗連間隔物120，雖然如此，鰭片112之此類部分由於與用於使鰭片112凹陷之一或多種蝕刻化合物及/或其它材料起反應， 因此仍可部分凹陷。在此種情況下，鰭片112在間隔物120旁邊及直接在基板102上面可具有不均勻寬度及/或幾何形態。亦據了解，在一些情況下，可使鰭片112凹陷以先形成已凹陷鰭片112R再形成間隔物120，例如如第2圖所示。(多個)鰭片遮罩114及間隔物120可保持實質原封不動，因為(多個)鰭片112受選擇性蝕刻或按另一種方式定標，以供藉由施用本文中所述一或多種選擇性移除技巧進行移除。蝕刻為用以形成已凹陷鰭片112R之程序之一項實施例。
蝕刻大體上指稱為將材料從基板(或該基板上形成之結構)移除，並且通常是用原位遮罩來進行，以致可將材料選擇性地從該基板之某些區域移除，同時在該基板之其它區域中留下不受影響之材料。第3圖中以向下取向之箭號採符號方式繪示蝕刻程序。蝕刻的類別大體上有兩種：(i)濕蝕刻及(ii)乾蝕刻。濕蝕刻是用溶劑(諸如酸或鹼)來進行，該溶劑可就其選擇性溶解給定材料(諸如氧化物)之能力來選擇，同時，另一材料(諸如多晶矽或氮化物)則保持相對原封不動。此選擇性蝕刻給定材料之能力是許多半導體製作程序的基本能力。濕蝕刻大體上會同位性蝕刻同質材料(例如：氮化物)，但濕蝕刻亦可各向異性蝕刻單晶材料(例如：矽晶圓)。乾蝕刻可使用電漿來進行。電漿系統可藉由調整電漿的參數在數種模式下運作。普通的電漿蝕刻產生含能自由基，中性帶電，在晶圓之表面處起反應。由於中性粒子從所有角度侵 襲晶圓，因此，此程序屬於同位性。離子碾壓、或濺鍍蝕刻利用大約從一個方向接近晶圓之稀有氣體之含能離子轟擊晶圓，因此，此程序屬於高度各向異性。反應性離子蝕刻(RIE)在介於濺鍍與電漿蝕刻中間之條件下運作，並且可用於產生深、窄特徵，諸如STI溝槽。已凹陷鰭片112R可藉由等向性蝕刻來形成，使得各已凹陷鰭片112R之寬度在大小方面實質均勻。
為了控制已凹陷鰭片112R之形成，可控制蝕刻劑之量及總蝕刻時間，使得已凹陷鰭片112R在受蝕刻之後，呈現實質均勻的厚度。另外，鰭片遮罩114在該蝕刻之後，可保持實質原封不動，使得諸鰭片遮罩114各在其底下已凹陷鰭片112R上方外伸。(多個)鰭片遮罩114可在該側向凹陷之前，先實質保留鰭片112之原始側壁間厚度，而已凹陷鰭片112R則可比置於其上表面上之(多個)對應鰭片遮罩114具有更小側壁間厚度。間隔物120可在各已凹陷鰭片112R之垂直表面上維持原位，上覆於其底下之基板102。已凹陷鰭片112R可包括置於間隔物120、及基板102之上表面上面之受曝露側壁。已凹陷鰭片112R之所產生形狀及大小從而可適用於依照本文中所述之進一步處理，形成用於垂直FinFET之閘極結構。
請參閱第4圖，根據本揭露之方法可包括形成位在已凹陷鰭片112R之受曝露垂直表面、(多個)上覆鰭片遮罩114之表面、及(在適用的情況下)間隔物 120之受曝露部分上且與之接觸的保形閘極襯墊130。保形閘極襯墊130可包括多層材料。具體而言，保形閘極襯墊130例如可包括用以使保形閘極襯墊130之其它部分與已凹陷鰭片112R實體分開之薄型與電絕緣閘極介電膜132。如附圖所示，保形閘極襯墊130由於在曝露表面上受保形沉積，可實質仿效已凹陷鰭片112R、鰭片遮罩114、及(在適用的情況下)間隔物120之幾何外形。在一些情況下，為了強調及/或清楚說明，保形閘極襯墊130可用放大的尺寸或表面輪廓來繪示。閘極介電膜132可由諸如SiO2等任何絕緣材料、或具有高介電常數之「高k」介電質所組成，該高介電常數例如可高於3.9。保形閘極襯墊130亦可包括閘極介電膜132之曝露表面上(藉由例如沉積及/或其它合適程序)採保形方式形成之導電閘極層134。導電閘極層134可包括例如導電材料(例如：金屬、摻雜多結晶矽等)之任何組合，用於提供連至(諸)已凹陷鰭片之電氣接面，以界定電晶體結構之閘極接端，例如在(多個)對應之已凹陷鰭片112內界定及形成分離區。
保形閘極襯墊130之各個組件可藉由沉積、及/或形成導電及介電材料等之其它目前已知或以後才開發的程序來形成，諸如在曝露表面上保形沉積閘極介電膜132，後面跟著在閘極介電膜132上保形沉積導電閘極層134。亦據了解，可形成具有不同結構及/或材料組合之不同類保形閘極襯墊130，但不脫離本揭露之基本概 念。在適用的情況下，間隔物120可置於保形閘極襯墊130與基板102之間，以在操作裝置期間使相異區域結構性及電氣分開。閘極介電膜132與導電閘極層134一起界定要根據本揭露處理之保形閘極襯墊130。可基於其相對於已凹陷鰭片112R及鰭片遮罩114之位置將保形閘極襯墊130細分成兩個部分130a、130b。第一部分130a如圖所示，可在圍繞鰭片遮罩114前，先於其上受保形沉積。第二部分130b可圍繞已凹陷鰭片112R。如圖所示，鰭片遮罩114上第一部分130a、及已凹陷鰭片112R上第二部分130b的厚度可實質均勻，使得保形閘極襯墊130之厚度界定第一與第二部分130a、130b之間的離距(separation)。在整個前述說明中，對保形閘極襯墊130之參照可共同包括閘極介電膜132、導電閘極層134、第一部分130a及第二部分130b，除非另有註記。
請參閱第5圖，本揭露可包括在保形閘極襯墊130之第二部分130b之上表面及側壁上形成閘極遮罩140，使得保形閘極襯墊130之第一部分130a包覆閘極遮罩140之下伏部分。閘極遮罩140進而可包覆保形閘極襯墊130之第二部分130b之部分並置於其上方。閘極遮罩140可包括組配成用來保護下伏組件、並且能夠耐受積體電路材料微影處理之一或多種目前已知或以後才開發的物質，例如：有機平坦化層(OPL)、軟遮罩材料、及/或其它光阻材料。
可將閘極遮罩140初始沉積為單一層，用 以包覆鰭片遮罩114、及填充介於諸已凹陷鰭片112R之間的任何空的空間。初始遮罩材料層在形成之後，可使之向下定向凹陷，並且選擇性地連至保形閘極襯墊130，以至第一部分130a之下表面下面。按照這種方式蝕刻遮罩材料會使遮罩材料之垂直部分抵靠第二部分130b之側壁，並且位於第一部分130a下方，以形成實質U形或實質L形閘極遮罩140。換句話說，閘極遮罩140可包括置於基板102、間隔物120、及保形閘極襯墊130之側向部分上面之第一區，所具高度等於或低於置於保形閘極襯墊130之側壁表面旁邊之閘極遮罩140之高度。形成之閘極遮罩140可直接相鄰於保形閘極襯墊130之各部分130a、130b，同時包覆保形閘極襯墊130相鄰於已凹陷鰭片112R之側向部分。閘極遮罩140從而可置於側向表面上方，並且相鄰於保形閘極襯墊130之第二部分130b之側壁，保形閘極襯墊130之第一部分130a是曝露的。保形閘極襯墊130之初始厚度T可將閘極遮罩140之最上表面SG與(多個)鰭片遮罩114之最下表面SF分開。因此，在根據本揭露之進一步處理中，保形閘極襯墊130之初始厚度可對後續形成之閘極區之大小設定限制。根據一實施例，厚度T可介於例如大約六奈米(nm)與大約八奈米之間。
現請一起參閱第6至7圖，閘極遮罩140可保護材料之下伏部分，例如：保形閘極襯墊130之第二部分130b，使之免於隨後續處理遭受移除。接著，可移 除保形閘極襯墊130之第一部分130a，但不影響閘極遮罩140下方之第二部分130b。在一例示性實作態樣中，導電閘極層134(第4至5圖)在第一部分130a中有部分係藉由選擇性或非選擇性蝕刻來移除，亦即未受閘極遮罩140包覆及/或未側向毗連閘極遮罩140之部分。具體如第6圖所示，將閘極遮罩140上面之導電閘極層134移除可使置於閘極遮罩140上面已凹陷鰭片112R及鰭片遮罩114上之閘極介電膜132之下伏部分曝露。具體如第7圖所示，置於閘極遮罩140上面之第一部分130a中之剩餘閘極介電膜132可接著例如藉由用於移除介電材料之持續蝕刻及/或不同處理來移除，以使(多個)已凹陷鰭片112R及鰭片遮罩114先前受保形閘極襯墊之第一部分130a塗佈之部分裸露。保形閘極襯墊130之第二部分130b內所包括之閘極介電膜132及導電閘極層134可藉由受閘極遮罩140屏蔽而保持實質原封不動。移除保形閘極襯墊130之第一部分130a之後，保形閘極襯墊130之第一部分130a之初始厚度T可將剩餘閘極介電膜132及導電閘極層134之最上表面SG與(多個)鰭片遮罩114之最下表面SF分開。
現請參閱第8圖，本揭露之具體實施例可包括選擇性移除閘極遮罩140以使保形閘極襯墊130之剩餘第二部分130b曝露。閘極遮罩140可藉由用於移除一層遮罩材料之任何目前已知或以後才開發的技巧來移除。根據本揭露之方法例如可包括藉由將材料從積體電路結構 移除之一或多種目前已知或以後才開發的程序來剥除(多個)閘極遮罩140，但不用將下伏材料圖型化。保形閘極襯墊130之第二部分130b之剩餘部分可包括閘極介電膜132及導電閘極層134之剩餘區域。除了本文中所述之一或多個移除程序以外，用於移除(多個)閘極遮罩140之進一步程序例如還可包括灰化。灰化大體上指稱為藉由揮發將絕緣及/或有機元素選擇性移除，例如藉由一或多種激烈氧化環境材料或技巧(例如：氧電漿灰化)來選擇性移除。如本文中別處所述，例如基板102上方已凹陷鰭片112R與鄰接已凹陷鰭片112R之間可形成與保形閘極襯墊130之第二部分130b相連之閘極接觸部，用以提供垂直FinFET結構。
請參閱第9圖，所示為進一步繪示使用保形閘極襯墊130進行塗敷以在垂直FinFET中界定閘極長度之附加程序。舉例而言，移除閘極遮罩140之後，除了(多個)已凹陷鰭片112R及(多個)鰭片遮罩114之曝露表面以外，本揭露還可包括在保形閘極襯墊130之第二部分130b上形成氮化物襯墊150(舉例來說，係由目前已知或以後才開發的一或多種電絕緣氮化物化合物所組成)。氮化物襯墊150可將(多個)已凹陷鰭片112R及(多個)保形閘極襯墊130與隨後形成的結構實體及電氣分開。為了定標保形閘極襯墊130及氮化物襯墊150相鄰於(多個)已凹陷鰭片112R之部分供後續處理及移除用，本揭露之具體實施例可包括在(多個)氮化物襯墊 150上形成中間遮罩152。(多個)中間遮罩152在形成之後，可置於已凹陷鰭片112R及對應的鰭片遮罩114上面。(多個)中間遮罩152可經調整尺寸以垂直包覆保形閘極襯墊130及氮化物襯墊150相鄰於一個已凹陷鰭片112R之垂直取向部分。(多個)中間遮罩152從而可保護(多個)氮化物襯墊150、以及閘極介電膜132與導電閘極層134之部分免於在該結構之後續定向性蝕刻中遭受移除。中間遮罩152可包括本文中所述相對於閘極遮罩140(第5至7圖)之一或多種例示性遮罩材料，或可由適用於保護(多個)已凹陷鰭片112R及/或(多個)鰭片遮罩114之任何其它遮罩材料所形成。
請參閱第10圖，如本文中所述保形閘極襯墊130相鄰於已凹陷鰭片112R、及未受(多個)中間遮罩152垂直包覆之部分可遭受移除，而相同材料受(多個)中間遮罩152垂直包覆及保護之其它部分則可保持原封不動。定向性蝕刻可用於移除受曝露材料，例如：未受(多個)中間遮罩152包覆之氮化物襯墊150、閘極介電膜132、及/或導電閘極層134。將靶材料移除完畢之後，(多個)中間遮罩152例如可藉由適用於將遮罩材料從結構移除之遮罩剥除及/或其它技巧來移除。保形閘極襯墊130及氮化物襯墊140置於(多個)中間遮罩152下方之部分在蝕刻之後可保持原封不動。
現請參閱第11圖，根據本揭露之進一步處理可包括形成側向相鄰於已凹陷鰭片112R之層間介電材 料(ILD)160，使得ILD 160包覆氮化物襯墊150及保形閘極襯墊130之下伏部分。ILD 160可包括適用於將IC結構之諸相異層件結構性分開、及用以使與後續形成之垂直FinFET相連之阻障物形成之介電材料之一或多個層件、膜件等。根據本揭露之進一步處理可包括定標供憑藉半導體結構進行取代用之(多個)鰭片遮罩114以界定裝置之源極/汲極接端。如本文中別處所提，(多個)鰭片遮罩114可藉由蝕刻來移除，然後藉由所沉積或以後磊晶生長之經摻雜半導體材料來取代。由本文中所述程序產生之結構200可包括以初始形成之第一區130a中保形閘極襯墊130之厚度T與(多個)鰭片遮罩114垂直分開之保形閘極襯墊130之剩餘第二部分130b。根據本揭露之程序對於控制或按另一種方式限制使垂直FinFET結構某部分形成之閘極介電膜132、及導電閘極層134之長度(經測量，例如垂直起自基板102)可有效。
在繼續後續圖式之前，注意到的是，其它第12至36圖中有一些圖繪示施用於其它結構(例如：前述說明中所示之一或多種結構)之多個中間程序之結果。所提供之多個程序步驟之此類描述涉及本文中相對於第1至11圖所述多種處理技巧之實作態樣。因此，據了解，第12至36圖中可一起應用及繪示本文中相對於第1至11圖中一或多者所述之各種技巧，而且在適當情況下，可組合及/或取代本文中所述之各種處理技巧，但不脫離本揭露之基本技術概念及特性。再次強調的是，本文中所 述及附加的第1至36圖中所示之程序反映本文中所述在實作態樣方面有變異可能之類似或等同之處理概念集合。
上述具體實施例中，先處理保形閘極襯墊130以界定電晶體閘極之大小，再移除保形閘極襯墊130相鄰於已凹陷鰭片112R之其它部分，與之截然不同的是，本揭露之具體實施例可包括使這些程序之順序反過來。舉例而言，根據本揭露形成垂直FinFET可包括先移除保形閘極襯墊130之部分，再藉由修改或變更本文中所述其它程序之順序，使用保形閘極襯墊130界定電晶體閘極之大小。請一起參閱第5及12圖，本揭露可包括先在保形閘極襯墊130之導電閘極層134上形成內間隔物210，再掩蔽或移除保形閘極襯墊130之任何部分。內間隔物210可藉由用於在受曝露結構上採保形方式形成間隔物材料之任何目前已知或以後才開發的程序來形成。特別的是，導電閘極層134之曝露表面上可藉由保形沉積來形成內間隔物210。
內間隔物210例如可包括一或多種電絕緣材料，其包括(不限於)一或多種氧化物化合物、氮化物化合物等。根據一具體實施例，內間隔物210可包括氮化矽(SiN)材料。除了前述以外，內間隔物210例如還可包括慣用於以一層絕緣材料將兩個層件垂直分開之任何材料，諸如氮化矽、氧化矽、氟化二氧化矽(FSG)、氫化碳氧化矽、多孔碳氧化矽、硼磷矽酸鹽玻璃(BPSG)、矽倍半氧烷、碳摻雜氧化物(即有機矽酸鹽)(其包括矽、 碳、氧、及/或氫之原子)、熱固性聚次芳基醚、SiLK(可得自Dow Chemical Corporation之聚次芳基醚)、可得自JSR Corporation之含有聚合物材料之旋塗矽-碳、其它低介電常數(<3.9)材料、或其層件。
形成內間隔物210之後，可選擇性移除保形閘極襯墊130介於諸已凹陷鰭片112R之間的部分。首先，內間隔物210上形成一組中間遮罩152，用以垂直包覆保形閘極襯墊130及內間隔物210之垂直取向部分，並且用以保護內間隔物210之受包覆部分下面之材料免受處理。(多個)中間遮罩152可接觸及上覆於內間隔物210，導電閘極層134係置於內間隔物210下面，而閘極介電膜132係置於導電閘極層134下面，如以上所述。(多個)中間遮罩152由於是在內間隔物210之頂端上形成，故可置於(多個)對應鰭片遮罩114上方。該結構之後續處理可包括定向性蝕刻未受(多個)中間遮罩152包覆之材料。形成(多個)中間遮罩152保護內間隔物210之受包覆部分、以及鰭片遮罩114、閘極介電膜132及導電閘極層134之下伏部分免於在這些後續程序期間遭受移除。
鄰接之已凹陷鰭片112R之間基板102上面之空間可以沒有(多個)中間遮罩152。(多個)中間遮罩152亦可經調整尺寸，使得內間隔物210與(多個)鰭片遮罩114之側壁側向相連之部分未受中間遮罩152包覆。該結構之後續處理可包括使用(多個)中間遮罩152 來定標及移除閘極介電膜132、導電閘極層134及內間隔物210未受(多個)中間遮罩152包覆之部分。這些材料置於(多個)中間遮罩152下面之其它部分，包括第一與第二部分130a、130b，可在定向性蝕刻期間保持原封不動。
請參閱第13圖，所示程序係用於定向性蝕刻未以中間遮罩152包覆之內間隔物210、以及保形閘極襯墊130之閘極介電膜132及導電閘極層134。移除介於諸已凹陷鰭片112R之間的保形閘極襯墊130及內間隔物210可使間隔物120之下伏部分、及/或基板102之部分曝露。在這項實施例中，閘極遮罩140可在藉助中間遮罩152將內間隔物210、閘極介電膜132及導電閘極層134移除之後才形成。儘管程序順序不同，仍可採用以上相對於第6至8圖所述相同之方式，在諸已凹陷鰭片112R之間側向形成閘極遮罩140。在這種情況下，雖然是在閘極遮罩140之前先形成內間隔物210，閘極遮罩140仍可側向毗連內間隔物210之剩餘部分，使得內間隔物210係側向插置於保形閘極襯墊130與閘極遮罩140之間。如相對於第6至8圖中所示之程序所提，閘極遮罩140可經調整尺寸，使得第一部分130a內保形閘極襯墊130之厚度T將各鰭片遮罩114之最下表面SF與閘極遮罩140之最上表面SG分開。閘極遮罩140從而可包覆及側向毗連保形閘極襯墊130之第二部分130b、及內間隔物210將第二部分130b塗佈之部分。保形閘極襯墊130之第一部分 130a、及內間隔物210將第一部分130a塗佈之部分可留在閘極遮罩140上面受曝露。
現請參閱第14圖，本揭露之具體實施例可包覆保形閘極襯墊130及內間隔物210未受閘極遮罩140包覆之部分。根據本文中別處例如相對於第6至8圖所述用於移除保形閘極襯墊130之程序，可移除保形閘極襯墊130之第一部分130a、及內間隔物210將第一部分130a塗佈之部分。單一或重複蝕刻可移除保形閘極襯墊130之第一部分130a、及內間隔物210將第一部分130a塗佈之部分，以使已凹陷鰭片112R及鰭片遮罩114未受閘極遮罩140包覆之下伏部分曝露。保形閘極襯墊130之第二部分130b、及內間隔物210之部分可在閘極遮罩140下方保持原封不動。如對照本文中所述其它程序所提，將保形閘極襯墊之第一部分130a、及內間隔物210在閘極遮罩210上方之部分移除，可造成保形閘極襯墊130之厚度T將鰭片遮罩114與保形閘極襯墊130分開。無論程序順序之任何差異如何，保形閘極襯墊130之厚度界定保形閘極襯墊130之第二部分130b與鰭片遮罩114之間的厚度T，藉以限制保形閘極襯墊130之剩餘部分的大小。
請一起參閱第15及16圖，本揭露之具體實施例可包括進一步處理實質根據本文中所述其它程序及/或具體實施例之所產生結構。第15圖例如繪示根據本文中所述之其它程序，移除閘極遮罩140使保形閘極襯墊130之剩餘第二部分130b、及內間隔物210曝露之程序。 藉由剥除及/或按另一種方式選擇性移除置於基板102上方之任何遮罩材料，可將閘極遮罩140移除。第16圖繪示先在已凹陷鰭片112R、鰭片遮罩114、保形閘極襯墊130、內間隔物210等之曝露表面上進行氮化物襯墊150之後續形成，再於其上形成ILD 160。產生的IC結構200可例如因處理變異而在保形閘極襯墊130之第二部分130b上包括內間隔物210之剩餘部分，但按另一種方式可結構性類似或等同於本文中(例如相對於第11圖)所述之其它IC結構200。接著，藉由本文中所述、或所屬技術領域中已知用以從半導體材料形成垂直FinFET結構之一或多種程序，可將IC結構200處理成在保形閘極襯墊130及後續形成之源極/汲極區之間具有垂直離距之垂直FinFET結構。
本文中所述之各項具體實施例已提出隨著形成保形閘極襯墊130有鰭片遮罩114留在原位之「閘極後製」處理方案。請一起參閱第3及17圖，根據本揭露之進一步處理可提供「閘極先製」處理方案。本文中相對於第4至16圖所述之各項具體實施例例如可經修改以符合先將閘極材料形成完畢後才用源極/汲極區取代鰭片遮罩114的情況。本文中之具體實施例亦可用來在閘極前先形成電晶體之源極/汲極材料時，控制垂直FinFET中閘極的大小。正如其它具體實施例，保形閘極襯墊130之厚度可將各半導體鰭片上所產生的源極/汲極區與保形閘極襯墊130之下伏剩餘部分分開。
第17圖繪示為了準備在(多個)已凹陷鰭片112R上形成源極/汲極而將第3圖之結構進一步修改之程序。使已凹陷鰭片112R與間隔物120形成完畢之後，本揭露例如可包括在已凹陷鰭片112R、鰭片遮罩114及(在適用的情況下)間隔物120之曝露表面上形成一組犧牲襯墊220。犧牲襯墊220可包括本文中所述之電絕緣材料，並且在一實施例中，可由一或多種氧化物材料(例如：二氧化矽(SiO2))所形成。可形成犧牲襯墊220，藉由沉積將已凹陷鰭片112R及鰭片遮罩114之表面保形塗佈，以保護受塗佈材料免因後續形成之材料區而受到影響。
請參閱第18圖，本揭露可包括在基板102、近接已凹陷鰭片112R及鰭片遮罩114上面形成犧牲介電層222。倘若犧牲襯墊220已先形成，可直接安置與犧牲襯墊220接觸之犧牲介電層222。犧牲介電層222可作用為用以允許移除及取代鰭片遮罩114之初步ILD材料。接著，可移除犧牲介電層222以容許形成及處理其它結構。犧牲介電層222可藉由沉積、及/或形成絕緣材料之任何其它程序來形成。形成犧牲介電層222之後，可(藉由施用化學機械研磨(CMP)或類似程序)使(多個)鰭片遮罩114、(多個)犧牲襯墊220及犧牲介電層222之上表面平坦化，以造成(多個)鰭片遮罩114之上表面與犧牲介電層222之上表面實質共面，如第18圖所示。
請參閱第19圖，本揭露可包括以垂直 FinFET之源極/汲極元件取代鰭片遮罩114(第1至18圖)之進一步處理。如圖所示，鰭片遮罩114可藉由選擇性蝕刻及/或用於將鰭片遮罩114之遮罩材料從結構移除之其它技巧來移除，同時留下其它材料(例如：犧牲襯墊220及犧牲介電層222)實質原封不動。此類處理之一實施例例如可包括用氮化物選擇性濕蝕刻劑將鰭片遮罩114之組成物(其舉例來說，可包括氮化物)選擇性蝕刻，以留下其它材料(例如：犧牲襯墊220及/或犧牲介電層222之氧化物化合物)實質原封不動。移除鰭片遮罩114之位置可界定置於已凹陷鰭片112R上方之一或多個凹穴230。移除鰭片遮罩114可使各下伏已凹陷鰭片112R之上表面在對應凹穴230之底端處曝露。
請參閱第20圖，本揭露可包括使電晶體之源極/汲極元件形成前之進一步處理。特別的是，本揭露可包括例如藉由選擇性或非選擇性蝕刻犧牲襯墊220，將犧牲襯墊220位在各凹穴內之部分選擇性移除。至於非選擇性蝕刻，犧牲襯墊220及犧牲介電層222之蝕刻率差異可造成犧牲襯墊220快速遭受移除，但實質不影響犧牲介電層222。根據本揭露之方法可包括例如隨後藉由絕緣材料上之選擇性沉積，於凹穴230之側壁上形成一或多個源極/汲極間隔物232，如第20圖所示。選擇性沉積可防止源極/汲極間隔物232在凹穴230內已凹陷鰭片112R之受曝露部分上形成。至於非選擇性沉積，隨後可蝕刻源極/汲極間隔物232，以移除其置於(多個)已凹陷鰭片 112R上之部分。
接著，請參閱第21圖，本揭露之具體實施例例如可包括在已凹陷鰭片112R之受曝露上表面上形成一或多個源極/汲極區240。源極/汲極區240可包括任何目前已知或以後才開發的半導體材料，其內可包括摻質，從而可相對於基板102及/或已凹陷鰭片112R具有類似或等同組成。源極/汲極區240例如可藉由沉積或磊晶生長來形成。至於磊晶生長，可直接在(多個)已凹陷鰭片112R上、及側向相鄰於(多個)內間隔物210處，形成適合當作電晶體之源極/汲極區使用之材料區域，用以實質填充藉由早先處理所形成之(多個)凹穴230(第18至19圖)。(多個)源極/汲極區240例如可包括矽、矽鍺或矽碳，並且可摻有習知的n型或p型摻質。可形成源極/汲極區240，使得各源極/汲極區240完整地填充對應凹穴230，並且如(多個)鰭片遮罩114(第1至18圖)，上覆於實質相同位置中之已凹陷鰭片112R。在又進一步具體實施例中，磊晶層130可由作業員在其上形成一層摻質(圖未示)，然後將該層摻質退火來變更性質及/或組成。此類退火可造成摻質擴散到源極/汲極區240內，使其導電率及/或其它性質變更，例如在操作期間透過源極/汲極區240提供更高的導電率。
現請參閱第22圖，本揭露可包括選擇性移除犧牲介電層222(第18至21圖)，以使已凹陷鰭片112、(多個)內間隔物210及源極/汲極區240曝露。犧 牲介電層222例如可藉由用於將介電材料從本文所述IC結構選擇性移除之任何目前已知或以後才開發的程序來形成。在任一例中，待處理且在第22圖中所示之結構與第3圖所示者的差異僅在於存在源極/汲極間隔物232及源極/汲極區240取代(多個)鰭片遮罩114(第1至18圖)。因此，顯而易見的是，用以形成及修改保形閘極襯墊130之後續處理可根據本文中對照其它裝置結構所述之一或多個程序來實施。無論所選擇之方法或方法組合如何，本揭露都可將保形閘極襯墊130之初始厚度用於界定保形閘極襯墊130之剩餘部分與源極/汲極區240之間的離距。
請一起參閱第23至29圖，透過施用上述方法，具有(多個)已凹陷鰭片112R、源極/汲極間隔物232及源極/汲極區240之結構隨後可藉由形成保形閘極襯墊130、及使用保形閘極襯墊130界定垂直FinFET中之閘極大小來處理。更具體來說，第23至29圖繪示根據以上相對於第4至11圖所述相同步驟來處理之這種結構。舉例來說，根據本揭露之方法可包括在已凹陷鰭片112R、(多個)源極/汲極區240及源極/汲極間隔物232(例如第23圖中所示)之曝露表面上形成保形閘極襯墊130，例如閘極介電膜132及導電閘極層134。接著，本方法可繼續在保形閘極襯墊130之第二部分130b上形成閘極遮罩140，而第一部分130a是曝露的(例如第24圖中所示)。進一步處理可包括將保形閘極襯墊130之第一 部分130a至少從(多個)源極/汲極區240及(多個)已凹陷鰭片112R移除，而保形閘極襯墊130之初始厚度T將保形閘極襯墊130之第二部分130b與源極/汲極區240分開(例如第25圖中所示)。本方法可接著繼續移除閘極遮罩140，以使保形閘極襯墊130之剩餘部分曝露(例如第26圖中所示)。該結構之附加處理例如可包括形成氮化物襯墊150、及定標保形閘極襯墊130相鄰於已凹陷鰭片112R處之部分，以供用中間遮罩152進行移除(例如第27圖中所示)。移除保形閘極襯墊130之此類部分可先使間隔物120曝露，再將中間遮罩152移除(例如第28圖中所示)。之後，IC結構200例如可藉由在基板220、及近接已凹陷鰭片112R、源極/汲極區240上方形成ILD 160來形成，如本文中所述(例如第29圖中所示)。關於對閘極先製典範施用本文中所述之程序(例如：第22圖之結構)，相對於第1至11圖之隨附說明完全適用於第23至29圖中所示之處理技巧。
請一起參閱第22及30至36圖，經由閘極先製典範產生有(多個)已凹陷鰭片112R、源極/汲極間隔物232及源極/汲極區240之結構(例如：第22圖之結構)的進一步處理可例如相對於第4及12至16圖，根據本文中所述的其它處理技巧，實質繼續進行，以供先處理置於已凹陷鰭片112R相鄰處之閘極襯墊，再界定介於源極/汲極區240與隨後形成之閘極之間的垂直離距。為此，本揭露可包括在已凹陷鰭片112R、間隔物120、(多 個)源極/汲極區240及源極/汲極間隔物232(例如第30圖中所示)之曝露表面上形成保形閘極襯墊130，例如閘極介電膜132及導電閘極層134。進一步處理例如可包括在保形閘極襯墊130上形成內間隔物210，並且定標保形閘極襯墊130及內間隔物210相鄰於已凹陷鰭片112R處之部分，以供藉由用中間遮罩152將內間隔物210之非目標區域包覆(亦例如第30圖中所示)。將中間遮罩152外側之保形閘極襯墊130及內間隔物210移除之後，可將中間遮罩152移除(例如第31圖中所示)。接著，本方法可繼續在保形閘極襯墊130之第二部分130b上形成閘極遮罩140，而第一部分130a保持曝露並從而受定標以供移除。受曝露第一部分130a之厚度T可界定介於源極/汲極區240與保形閘極襯墊130在閘極遮罩140下方之第二部分130b之間的離距。進一步處理可包括將保形閘極襯墊130之第一部分130a至少從閘極遮罩140上面之(多個)源極/汲極區240及(多個)已凹陷鰭片112R移除(例如第33圖中所示)。保形閘極襯墊130之第一部分130a之初始厚度T藉此界定介於源極/汲極區240與保形閘極襯墊130之剩餘第二部分130b之間產生的垂直離距。本方法可接著繼續移除閘極遮罩140，以使保形閘極襯墊130之剩餘部分曝露(例如第34圖中所示)。除了已凹陷鰭片112R及源極/汲極區240(例如第35圖中所示)，進一步處理例如可包括在保形閘極襯墊130之剩餘第二部分130b上形成氮化物襯墊150。之後，IC結構 200例如可藉由在基板102、及近接已凹陷鰭片112R、源極/汲極區240上方形成ILD 160來形成，如本文中所述(例如第36圖中所示)。關於對閘極先製典範施用本文中所述之程序(例如：第22圖之結構)，相對於第1至11圖之隨附說明完全適用於第30至36圖中所示之各種處理技巧。無論適用的處理方案及/或技巧組合如何，進一步處理例如可包括形成與IC結構200之閘極及源極/汲極部分相連之接觸部以產生操作性電晶體裝置，例如一或多種垂直FinFET結構或依照任何目前已知或以後才開發的處理技巧集合之其它電晶體結構。
請參閱第37圖，本揭露提供用以形成垂直FinFET結構250之處理方法。第37圖中所示之各個附加元件可依照習知處理技巧來形成，其可保持操作性以供在結構200上使用，但不對其進行顯著修改。垂直FinFET結構250可包括在ILD 160內形成、以及在基板102之源極/汲極、及源極/汲極區240上直接形成之一組源極/汲極接觸部262。源極/汲極接觸部262例如可藉由在ILD 160內形成各別凹穴、及用源極/汲極接觸部262填充該等凹穴來形成。在形成及處理保形閘極襯墊130前未先移除鰭片遮罩114(第1至18圖)的情況下，可移除鰭片遮罩114(例如藉由蝕刻或其它移除程序來移除)以形成附加凹穴，可用半導性材料將該附加凹穴填充以建立源極/汲極區240。雖然所示源極/汲極接觸部262是位在第37圖之相同截面內，據了解，一或多個源極/汲極接觸部262 可在頁面之平面前或後之諸平面內形成，及/或部分延展到該等平面內。按照類似方式，ILD 160置於保形閘極襯墊130之至少一部分上方之部分可遭受移除並且用閘極接觸部264來填充，其可形成與保形閘極襯墊130之一或多個區域相連之電連接。亦據了解，基板102、保形閘極襯墊130及/或源極/汲極接觸部240有部分可藉由於其中形成矽化物區而具有更大的導電率，例如可藉由在半導體材料上形成導電金屬、及將該金屬退火使其溶解到該半導體材料內來提升導電率。
保形閘極襯墊130可藉以因為根據本揭露受處理而作用為垂直FinFET結構250之閘極區。如圖所示，保形閘極襯墊130之初始厚度T可繼續界定各保形閘極襯墊130之剩餘部分與各源極/汲極區240之間的離距。再者，本文中所述的各種處理技巧可界定垂直FinFET結構250之其它部分。舉例來說，倘若已凹陷半導體鰭片112R與位在基板102上方之鄰接已凹陷半導體鰭片112R之間基板102上方形成閘極接觸部264，介於保形閘極襯墊130相鄰於半導體鰭片112R之側壁與閘極接觸部264連至保形閘極襯墊130之側壁之間的側向離距(lateral separation)L至多可大約為4.5奈米(nm)。側向離距L可藉以使所產生的電晶體結構之部分與連至相同電晶體結構之接觸部電絕緣，而基板102上則保存側向空間。
本方法如以上所述，係用於製作積體電路 晶片。產生之積體電路晶片可由製造商以空白晶圓形式(也就是說，作為具有多個未封裝晶片的單一晶圓)、當作裸晶粒、或以封裝形式來配送。在已封裝的例子中，晶片係嵌裝於單一晶片封裝(諸如塑膠載體，具有黏貼至主機板或其它更高階載體之引線)中，或多晶片封裝(諸如具有表面互連或埋置型互連任一者或兩者之陶瓷載體)中。在任一例子中，該晶片接著與其它晶片、離散電路元件、及/或其它信號處理裝置整合成下列之部分或任一者：(a)諸如主機板之中間產品，或(b)最終產品。最終產品可以是包括積體電路晶片之任何產品，範圍涵蓋玩具及其它低階應用至具有顯示器、鍵盤或其它輸入裝置、及中央處理器的進階電腦產品。
本揭露之各項具體實施例已為了說明而介紹，但不是意味著窮舉或受限於所揭示的具體實施例。許多修改及變例對所屬技術領域中具有通常知識者將會顯而易見，但不會脫離所述具體實施例的範疇及精神。本文中使用的術語是為了最佳闡釋具體實施例之原理、對市場出現之技術所作的實務應用或技術改良、或讓所屬技術領域中具有通常知識者能夠理解本文中所揭示之具體實施例而選擇。
102‧‧‧基板
112‧‧‧鰭片
120‧‧‧間隔物
130‧‧‧保形閘極襯墊
130b‧‧‧部分
150‧‧‧氮化物襯墊
160‧‧‧ILD
200‧‧‧結構
232‧‧‧源極/汲極間隔物
240‧‧‧源極/汲極區
250‧‧‧垂直FinFET結構
262‧‧‧源極/汲極接觸部
264‧‧‧閘極接觸部
L‧‧‧側向離距
SF‧‧‧最下表面
SG‧‧‧最上表面
T‧‧‧初始厚度

Claims (20)

  1. 一種形成垂直FinFET之方法，該方法包含：在基板上形成半導體鰭片，並且在該半導體鰭片之上表面上具有鰭片遮罩；使該半導體鰭片側向凹陷，造成該鰭片遮罩在該鰭片上方外伸；在該已凹陷半導體鰭片及該鰭片遮罩上形成保形閘極襯墊，其中，該保形閘極襯墊包括圍繞該鰭片遮罩之第一部分及圍繞該等已凹陷鰭片並且以該保形閘極襯墊之厚度與該鰭片遮罩分開之第二部分，並且其中，該保形閘極襯墊包含閘極介電膜；形成與該保形閘極襯墊之該第二部分側向相鄰之閘極遮罩；移除該保形閘極襯墊之該第一部分，其中，該保形閘極襯墊之該第二部分在該第一部分之該移除之後保持原封不動；移除該閘極遮罩以使該保形閘極襯墊之該剩餘第二部分曝露；以及形成與該保形閘極襯墊之該剩餘第二部分相連之閘極接觸部，其中，該閘極之長度係藉由該保形閘極襯墊之該剩餘第二部分來判定。
  2. 如申請專利範圍第1項所述之方法，其中，形成該閘極遮罩包括：形成位在該基板上並與該保形閘極襯墊之該等第 一和第二部分直接相鄰之有機平坦化層(OPL)，該OPL具有位在該保形閘極襯墊之該第一部分之側向區段下面之第一區及與該保形閘極襯墊之該第一部分之垂直區段側向相連之第二區；以及蝕刻該OPL，直到該OPL之該第二區之高度變為等於或低於該OPL之該第一區之高度為止。
  3. 如申請專利範圍第1項所述之方法，其中，該閘極介電膜被導電閘極層所包覆，以及其中，移除該保形閘極襯墊之該第一部分包含：移除該導電閘極層以使該閘極介電膜曝露；以及移除該受曝露閘極介電膜。
  4. 如申請專利範圍第1項所述之方法，更包含：在移除該閘極遮罩以使該保形閘極襯墊之該剩餘第二部分曝露之後，形成位在該保形閘極襯墊之該剩餘第二部分上之氮化物襯墊、位在該保形閘極襯墊之該第二部分上方之該半導體鰭片之受曝露部分及該鰭片遮罩；在該氮化物襯墊位在該鰭片遮罩上方之一部分上形成中間遮罩，以垂直包覆該保形閘極襯墊之該第一部分與該已凹陷半導體鰭片及位在其頂部之該氮化物襯墊相鄰之垂直區段；施加定向性蝕刻以移除該保形閘極襯墊及位在其頂部之該氮化物襯墊之部分，該等部分係位在該基板上方，並且未受該中間遮罩垂直包覆；以及 移除該中間遮罩。
  5. 如申請專利範圍第1項所述之方法，更包含在移除該閘極遮罩之後，形成側向相鄰於該半導體鰭片之層間介電質(ILD)。
  6. 如申請專利範圍第1項所述之方法，其中，形成該保形閘極襯墊包括：在該半導體鰭片及該鰭片遮罩之曝露表面上形成該閘極介電膜；以及在該閘極介電膜之曝露表面上保形沉積導電閘極層。
  7. 如申請專利範圍第1項所述之方法，其中，該閘極接觸部是形成在該已凹陷半導體鰭片與置於該基板上方之鄰接半導體鰭片之間的該基板上方，以及其中，介於該保形閘極襯墊相鄰於該半導體鰭片之側壁與該閘極接觸部之側壁之間的側向離距至多大約為4.5奈米(nm)。
  8. 一種形成垂直FinFET之方法，該方法包含：在基板上形成半導體鰭片，該半導體鰭片之上表面上具有鰭片遮罩；使該半導體鰭片側向凹陷，造成該鰭片遮罩在該鰭片上方外伸；在該已凹陷半導體鰭片及該鰭片遮罩上形成保形閘極襯墊，其中，該保形閘極襯墊包括圍繞該鰭片遮罩之第一部分及圍繞該等已凹陷鰭片並且以該保形閘極襯墊之厚度與該鰭片遮罩分開之第二部分； 在該保形閘極襯墊上形成內間隔物；在該內間隔物位在該鰭片遮罩上方之一部分上形成中間遮罩，以垂直包覆該保形閘極襯墊及該內間隔物相鄰於該已凹陷半導體鰭片之垂直部分；進行定向性蝕刻以移除該保形閘極襯墊及該內間隔物直接位在該基板上方、且未受該中間遮罩垂直包覆之部分；移除該中間遮罩；形成與該保形閘極襯墊之該第二部分側向相鄰之閘極遮罩；移除該保形閘極襯墊之該第一部分及該內間隔物未受該閘極遮罩包覆之部分，其中，該保形閘極襯墊之該第二部分及該內間隔物之一部分在該第一部分之該移除之後保持原封不動；移除該閘極遮罩以使該保形閘極襯墊之該剩餘第二部分及該內間隔物之該剩餘部分曝露；以及形成與該保形閘極襯墊之該剩餘第二部分相連之閘極接觸部，其中，該閘極之長度係藉由該保形閘極襯墊之該剩餘第二部分來判定。
  9. 如申請專利範圍第8項所述之方法，其中，形成該閘極遮罩包括：在該基板上形成與該保形閘極襯墊之該等第一和第二部分直接相鄰之有機平坦化層(OPL)，該OPL具有位在該保形閘極襯墊之該第一部分之側向區段下面之 第一區及與該保形閘極襯墊之該第一部分之垂直區段側向相連之第二區；以及蝕刻該OPL，直到該OPL之該第二區之高度變為等於或低於該OPL之該第一區之高度為止。
  10. 如申請專利範圍第8項所述之方法，更包含：在移除該閘極遮罩之後，形成位在該保形閘極襯墊之該剩餘第二部分上之氮化物襯墊、該內間隔物之該剩餘部分、該半導體鰭片之受曝露側壁及該鰭片遮罩；以及形成位在該氮化物襯墊上且側向相鄰於該半導體鰭片之層間介電質(ILD)。
  11. 如申請專利範圍第8項所述之方法，其中，形成該保形閘極襯墊包括：在該半導體鰭片及該鰭片遮罩之曝露表面上形成閘極介電膜；以及在該閘極介電膜之曝露表面上保形沉積導電閘極層。
  12. 如申請專利範圍第8項所述之方法，其中，該閘極接觸部是形成在該已凹陷半導體鰭片與置於該基板上方之鄰接半導體鰭片之間的該基板上方，以及其中，介於該保形閘極襯墊相鄰於該半導體鰭片之側壁與該閘極接觸部連至該保形閘極襯墊之側壁之間的側向離距至多大約為4.5奈米(nm)。
  13. 如申請專利範圍第8項所述之方法，其中，該定向性蝕 刻使置於該基板上並且側向相鄰於該半導體鰭片之間隔物層曝露。
  14. 一種形成垂直FinFET之方法，該方法包含：在基板上形成半導體鰭片，該半導體鰭片之上表面上具有源極/汲極區；在該已凹陷半導體鰭片上形成保形閘極襯墊，該保形閘極襯墊以該保形閘極襯墊之厚度與該源極/汲極區分開；以及形成連至該保形閘極襯墊之閘極接觸部，其中，該閘極之長度係由該已凹陷半導體鰭片上之該保形閘極襯墊所界定。
  15. 如申請專利範圍第14項所述之方法，其中，形成該半導體鰭片之頂部上有該源極/汲極區之該半導體鰭片更包含：在該基板上形成鰭形半導體結構，該鰭形半導體結構之上表面上具有鰭片遮罩；使該鰭形半導體結構側向凹陷到該半導體鰭片內，並且造成位於其頂端處之該鰭片遮罩外伸；形成側向相鄰於該半導體鰭片及該鰭片遮罩之犧牲介電層；移除該鰭片遮罩以在該犧牲介電層內形成凹穴，其中，移除該鰭片遮罩使該半導體鰭片之上表面曝露；在該半導體鰭片之該受曝露上表面上形成該源極/汲極區，該源極/汲極區位在該凹穴內；以及 移除該犧牲介電層。
  16. 如申請專利範圍第14項所述之方法，更包含在形成該源極/汲極區前，先在該凹穴之側壁上形成一組源極/汲極間隔物。
  17. 如申請專利範圍第14項所述之方法，其中，形成該源極/汲極區包括自該半導體鰭片之該受曝露上表面起，磊晶生長半導體材料。
  18. 如申請專利範圍第14項所述之方法，其中，形成該保形閘極襯墊包括：在該已凹陷半導體鰭片及該鰭片遮罩上形成初始保形閘極襯墊，其中，該初始保形閘極襯墊包括圍繞該鰭片遮罩之第一部分及圍繞該等已凹陷鰭片並且以該初始保形閘極襯墊之厚度與該鰭片遮罩分開之第二部分；形成與該保形閘極襯墊之該第二部分側向相鄰之閘極遮罩；移除該保形閘極襯墊之該第一部分，其中，該保形閘極襯墊之該第二部分在該第一部分之該移除之後保持原封不動；以及移除該閘極遮罩以使該保形閘極襯墊之該剩餘第二部分曝露，其中，該閘極之長度係由該保形閘極襯墊之該剩餘第二部分所界定。
  19. 如申請專利範圍第14項所述之方法，其中，形成該保形閘極襯墊包括： 在該已凹陷半導體鰭片及該鰭片遮罩上形成初始保形閘極襯墊，其中，該初始保形閘極襯墊包括圍繞該鰭片遮罩之第一部分及圍繞該等已凹陷鰭片並且以該初始保形閘極襯墊之厚度與該鰭片遮罩分開之第二部分；在該初始保形閘極襯墊上形成內間隔物；在該內間隔物位在該鰭片遮罩上方之一部分上形成中間遮罩，以垂直包覆該保形閘極襯墊及該內間隔物相鄰於該已凹陷半導體鰭片之垂直部分；進行定向性蝕刻以移除該保形閘極襯墊及該內間隔物直接位在該基板上方、且未受該中間遮罩垂直包覆之部分；移除該中間遮罩；形成與該初始保形閘極襯墊之該第二部分側向相鄰之閘極遮罩；移除該初始保形閘極襯墊之該第一部分及該內間隔物未受該閘極遮罩包覆之部分，其中，該保形閘極襯墊之該第二部分及該內間隔物之一部分在該第一部分之該移除之後保持原封不動；以及移除該閘極遮罩以使該初始保形閘極襯墊之該剩餘第二部分及該內間隔物之該剩餘部分曝露。
  20. 如申請專利範圍第14項所述之方法，更包含在形成該犧牲介電層前，先在該已凹陷半導體鰭片及該鰭片遮罩上形成犧牲絕緣體。
TW107105274A 2017-07-28 2018-02-13 在ｖｆｅｔ結構之處理期間在閘極區中長度的控制 TWI681462B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/662,526 US10461196B2 (en) 2017-07-28 2017-07-28 Control of length in gate region during processing of VFET structures
US15/662,526 2017-07-28

Publications (2)

Publication Number Publication Date
TW201911424A TW201911424A (zh) 2019-03-16
TWI681462B true TWI681462B (zh) 2020-01-01

Family

ID=65039140

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107105274A TWI681462B (zh) 2017-07-28 2018-02-13 在ｖｆｅｔ結構之處理期間在閘極區中長度的控制

Country Status (3)

Country Link
US (1) US10461196B2 (zh)
CN (1) CN109309126B (zh)
TW (1) TWI681462B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10580770B2 (en) * 2017-11-14 2020-03-03 International Business Machines Corporation Vertical transistors with different gate lengths
US10749011B2 (en) * 2018-10-24 2020-08-18 International Business Machines Corporation Area selective cyclic deposition for VFET top spacer
US10755964B1 (en) * 2019-05-31 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain isolation structure and methods thereof
US12004341B2 (en) * 2022-08-12 2024-06-04 Micron Technology, Inc. Recessed channel fin integration

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050186742A1 (en) * 2004-02-24 2005-08-25 Chang-Woo Oh Vertical channel fin field-effect transistors having increased source/drain contact area and methods for fabricating the same
TW201719903A (zh) * 2014-06-26 2017-06-01 英特爾股份有限公司 具有摻雜次鰭區的ω鰭的非平面半導體裝置及其製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6664143B2 (en) 2000-11-22 2003-12-16 North Carolina State University Methods of fabricating vertical field effect transistors by conformal channel layer deposition on sidewalls
US6406962B1 (en) 2001-01-17 2002-06-18 International Business Machines Corporation Vertical trench-formed dual-gate FET device structure and method for creation
US6559491B2 (en) 2001-02-09 2003-05-06 Micron Technology, Inc. Folded bit line DRAM with ultra thin body transistors
US6531727B2 (en) 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
US8395195B2 (en) * 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
US8946027B2 (en) * 2012-02-07 2015-02-03 International Business Machines Corporation Replacement-gate FinFET structure and process
US8823060B1 (en) * 2013-02-20 2014-09-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method for inducing strain in FinFET channels
CN105470254B (zh) * 2014-09-10 2018-10-02 中国科学院微电子研究所 一种U型FinFET或非门结构及其制造方法
US9812567B1 (en) * 2016-05-05 2017-11-07 International Business Machines Corporation Precise control of vertical transistor gate length
US10014391B2 (en) * 2016-06-28 2018-07-03 International Business Machines Corporation Vertical transport field effect transistor with precise gate length definition
US9793395B1 (en) * 2016-10-06 2017-10-17 International Business Machines Corporation Vertical vacuum channel transistor
US9825032B1 (en) * 2016-11-23 2017-11-21 Globalfoundries Inc. Metal layer routing level for vertical FET SRAM and logic cell scaling

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050186742A1 (en) * 2004-02-24 2005-08-25 Chang-Woo Oh Vertical channel fin field-effect transistors having increased source/drain contact area and methods for fabricating the same
TW201719903A (zh) * 2014-06-26 2017-06-01 英特爾股份有限公司 具有摻雜次鰭區的ω鰭的非平面半導體裝置及其製造方法

Also Published As

Publication number Publication date
CN109309126A (zh) 2019-02-05
US20190035938A1 (en) 2019-01-31
TW201911424A (zh) 2019-03-16
US10461196B2 (en) 2019-10-29
CN109309126B (zh) 2021-12-28

Similar Documents

Publication Publication Date Title
TWI684280B (zh) 形成具有源極-汲極區之介電隔離之奈米片電晶體的方法及相關結構
US10665669B1 (en) Insulative structure with diffusion break integral with isolation layer and methods to form same
TWI624876B (zh) 具有凹口鰭片的ｆｉｎｆｅｔ及其形成方法
US10256235B2 (en) Vertical transistors and methods of forming same
US10714567B2 (en) Nanosheet field-effect transistor with substrate isolation
US10546957B2 (en) Nanosheet FET including all-around source/drain contact
US20190341448A1 (en) Wrap-all-around contact for nanosheet-fet and method of forming same
US11456383B2 (en) Semiconductor device having a contact plug with an air gap spacer
US10157794B1 (en) Integrated circuit structure with stepped epitaxial region
CN105977284A (zh) 用于鳍式场效应晶体管的源极/漏极区及其形成方法
TWI648818B (zh) 具有閘極接觸之積體電路結構及其形成方法
TWI681462B (zh) 在ｖｆｅｔ結構之處理期間在閘極區中長度的控制
US8962430B2 (en) Method for the formation of a protective dual liner for a shallow trench isolation structure
US9806153B1 (en) Controlling channel length for vertical FETs
US10170471B2 (en) Bulk fin formation with vertical fin sidewall profile
US10679894B2 (en) Airgap spacers formed in conjunction with a late gate cut
US10707217B2 (en) Semiconductor structures with deep trench capacitor and methods of manufacture
US20150093861A1 (en) Method for the formation of cmos transistors
KR102379424B1 (ko) 핀형 전계 효과 트랜지스터 디바이스 및 방법
TW201351509A (zh) 具有改良之閘極高度均勻性的半導體裝置及其製造方法
US10079308B1 (en) Vertical transistor structure with looped channel
US9991167B2 (en) Method and IC structure for increasing pitch between gates
US20110215411A1 (en) Method for Forming an Independent Bottom Gate Connection For Buried Interconnection Including Bottom Gate of a Planar Double Gate MOSFET
US20230378259A1 (en) Vertical field-effect transistor (fet) stacked over horizontal fet
US20160181249A1 (en) Semiconductor structures with deep trench capacitor and methods of manufacture