TWI648818B - 具有閘極接觸之積體電路結構及其形成方法 - Google Patents

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Abstract

本發明涉及具有柵極接觸的積體電路結構及其形成方法，其一個態樣涉及積體電路結構。該積體電路結構可包括：位於襯底上方具有柵極導體於其中的柵極堆疊，該柵極堆疊位於介電層內；至源/漏區的源/漏接觸，位於該襯底上方並與該介電層內的該柵極堆疊相鄰；導體，延伸於該源/漏接觸上方而未與其接觸並延伸於該介電層內以接觸該柵極堆疊內的該柵極導體。

Description

具有閘極接觸之積體電路結構及其形成方法
本發明涉及積體電路(integrated circuit；IC)結構，尤其涉及具有柵極接觸的積體電路結構及其形成方法。
積體電路的先進製造要求基於特定電路設計形成各電路元件，例如場效應電晶體(field-effect-transistor；FET)等。FET通常包括源極、漏極、以及柵極端子(terminals)。該柵極端子位於該源極與漏極端子之間並控制其之間的電流。電晶體可形成於襯底上方並可與絕緣介電層(例如層級間介電層)電性隔離。穿過該介電層可形成至各該源極、漏極及柵極端子的接觸，以在該電晶體與在該電晶體之後可形成於其它金屬層級(level)中的其它電路元件之間提供電性連接。
射頻(radiofrequency；RF)電晶體是用以放大及開關RF信號及功率的裝置。隨著積體電路的尺寸不斷縮小，RF電晶體的RF截止頻率(f T)升高而其最高振盪頻率(f max)降低。截止(cutoff)頻率是指一頻率，低於該頻率時， 電晶體將不操作。換句話說，截止頻率是電晶體可用於RF應用中的最高頻率。最高振盪頻率是指裝置的最大穩定功率增益(Gms)及最大可用功率增益(Gma)等於1時的頻率。降低該最高振盪頻率的一個參數是柵極電阻。當IC結構的尺寸縮小時，柵極電阻增加，導致該最高振盪頻率降低。
第1圖顯示現有技術IC結構10的一個例子。第2圖顯示沿線A-A所作的IC結構10的剖視圖。第3圖顯示沿線B-B所作的IC結構10的剖視圖。請一併參照第1至3圖，IC結構10可包括與淺溝槽隔離(shallow trench isolation；STI)區14相鄰的襯底12(第1及3圖)。可自襯底12形成一組鰭片18(第1及3圖)。在襯底12及STI區14的部分上方實質圍繞鰭片18可形成柵極堆疊20。柵極堆疊20可包括柵極導體22及柵極間隔件24。
IC結構10還可包括位於鰭片18的部分上方的源/漏接觸28(第1及3圖)，以提供與該鰭片中的源/漏區(未顯示)的電性連接。源/漏接觸28可與位於襯底12及STI區14上方的柵極堆疊20相鄰。IC結構10還可包括柵極接觸32。柵極接觸32提供與柵極堆疊20的電性連接。 IC結構10還可包括位於襯底12及STI區14上方的介電層36。介電層36可實質圍繞鰭片18、柵極堆疊20、源/漏接觸28、以及柵極接觸32。在第1圖中，以虛框顯示介電層36，以顯示其下方的IC結構10的特徵。另外，IC結構10還可包括至源/漏接觸28的一個或多個接觸38。接觸38可設於與柵極接觸32相同的平面中的介電層36內。接觸 38提供從源/漏接觸28至可形成於介電層36上方的金屬層級中的其它結構及裝置的電性連接。
傳統的柵極接觸32形成於STI區域14上方的柵極堆疊20上方，但不形成於主動區中的柵極堆疊20上方或襯底12上方。在STI區14上方形成柵極接觸32導致高柵極電阻。柵極電阻部分依賴於柵極堆疊20的長度以及柵極接觸32與柵極堆疊20的各端的距離。當在ST1區14上方形成柵極接觸32時，柵極接觸32更靠近柵極堆疊32的一端，而遠離另一端。因此，柵極電阻的增加會降低最高振盪頻率且RF截止頻率升高。
本發明的第一態樣提供一種形成積體電路結構的方法。該方法可包括：將第一介電層內的源/漏接觸的高度降低至低於柵極堆疊的柵極導體的高度的高度，該柵極堆疊與該介電層內的該柵極導體相鄰；以及在該源/漏接觸上方而未與其接觸形成導體，該導體接觸該柵極導體。
本發明的第二態樣提供一種形成積體電路結構的方法。該方法可包括：將一組源/漏接觸中的一個或多個源/漏接觸的高度降低至低於一組柵極堆疊的柵極堆疊內的柵極導體的高度，該組源/漏接觸中的該一個或多個源/漏接觸在第一介電層內與該組柵極堆疊的該柵極堆疊相鄰；以及在該組源/漏接觸上方而未與其接觸形成導體，該導體接觸各柵極導體。
本發明的第三態樣提供一種積體電路結構。該積體電路結構可包括：位於襯底上方具有柵極導體於其中的柵極堆疊，該柵極堆疊位於介電層內；至源/漏區的源/漏接觸，位於該襯底上方並與該介電層內的該柵極堆疊相鄰；導體，延伸於該源/漏接觸上方而未與其接觸並延伸於該介電層內以接觸該柵極堆疊內的該柵極導體。
10‧‧‧IC結構
12‧‧‧襯底
14‧‧‧淺溝槽隔離區
18‧‧‧鰭片
20、110‧‧‧柵極堆疊
22、116‧‧‧柵極導體
24、118‧‧‧柵極間隔件
28、124‧‧‧源/漏接觸
32‧‧‧柵極接觸
36、122、136‧‧‧介電層
38‧‧‧接觸
100、190‧‧‧IC結構
102‧‧‧襯底
106‧‧‧鰭片
112‧‧‧源/漏區
128、142‧‧‧開口
132‧‧‧絕緣層
138‧‧‧遮罩
146‧‧‧導體
156‧‧‧STI區
160‧‧‧接觸
172‧‧‧外延材料
從下面結合附圖所作的本發明的各種態樣的詳細說明將更容易理解本發明的這些及其它特徵，該些附圖顯示本發明的各種實施例，其中：第1圖顯示現有技術積體電路(integrated circuit；IC)結構的自頂向下視圖。
第2圖顯示第1圖的現有技術積體電路結構沿線A-A所作的剖視圖。
第3圖顯示第1圖的現有技術積體電路結構沿線B-B所作的剖視圖。
第4至9圖顯示經歷依據本發明的實施例的方法的態樣的初步IC結構的剖視圖，且第9圖顯示所得的IC結構。
第10圖顯示依據本發明的一個實施例的IC結構的自頂向下視圖。
第11圖顯示第10圖的IC結構沿線D-D所作的剖視圖。
第12圖顯示依據本發明的一個實施例的IC 結構的自頂向下視圖。
第13圖顯示第12圖的IC結構沿線F-F所作的剖視圖。
應當注意，本發明的附圖並非按比例繪製。該些附圖意圖僅顯示本發明的典型態樣，因此不應當被認為限制本發明的範圍。該些附圖中，類似的附圖標記表示該些附圖之間類似的元件。
本發明涉及積體電路(IC)結構，尤其涉及具有柵極接觸的積體電路結構及其形成方法。本文中所討論的實施例提供一種形成具有降低的柵極電阻的射頻(RF)電晶體的方法以及相應結構。本文中所述的IC結構包括位於該IC結構的主動區內的柵極結構，以降低柵極電阻。由於該柵極接觸位於主動區內，因此相較位於STI區上方的傳統柵極接觸，該柵極接觸更靠近柵極堆疊的各端。該降低該柵極電阻導致最高振盪頻率(f max)升高及RF截止頻率(f T)降低。
第4至9圖顯示經歷依據本發明的實施例的方法的態樣的初步的IC結構的剖視圖，且第9圖顯示所得的IC結構。現在請參照第4圖，其顯示初步的IC結構100。 IC結構100可為鰭式場效應電晶體(fin-shaped field effect transistor；finFET)，如圖所示。IC結構100可包括襯底102，自襯底102可形成鰭片106，以使鰭片106位於襯底102上方。在一些實施例中，襯底102可包括絕緣體上半導體 (semiconductor-on-insulator；SOI)襯底。在此類實施例中，襯底102可包括半導體層、位於該半導體層上方的絕緣層、以及位於該絕緣層上方的另一個半導體層。SOI襯底可通過在該半導體層上方沉積該絕緣層以及在該絕緣層上方沉積另一個半導體層來形成。該半導體層可分別包括但不限於矽、鍺、矽鍺、碳化矽，以及主要由具有由式子AlX1GaX2InX3AsY1PY2NY3SbY4定義的組成的一種或多種III-V族化合物半導體組成的物質，其中，X1、X2、X3、Y1、Y2、Y3及Y4表示相對比例，分別大於或等於0且X1+X2+X3+Y1+Y2+Y3+Y4=1(1是總的相對摩爾量)。其它合適的襯底包括具有組成ZnA1CdA2SeB1TeB2的II-VI族化合物半導體，其中，A1、A2、B1及B2是相對比例，分別大於或等於零，且A1+A2+B1+B2=1(1是總的相對摩爾量)。該絕緣層可包括氧化矽(BOX(埋置氧化物)層)或其它無機介電材料。
鄰近襯底102可設置淺溝槽隔離(STI)區(第1圖中未顯示)，本文中將作說明。如現有技術所已知，STI區將位於同一平面上的相鄰半導體裝置相互隔開或隔離。STI區防止自該相鄰半導體裝置的電流洩漏。STI區通常包括絕緣體，例如二氧化矽。通過蝕刻襯底102的部分以在其中形成溝槽，並例如通過沉積用絕緣體填充該溝槽可形成STI區。
本文中所使用的術語“沉積”可包括適於沉積的任意當前已知或以後開發的技術，包括但不限於例 如：化學氣相沉積(chemical vapor deposition；CVD)、低壓CVD(low-pressure CVD；LPCVD)、等離子體增強型CVD(plasma-enhanced CVD；PECVD)、半大氣壓CVD(semi-atmosphere CVD；SACVD)、高密度等離子體CVD(high density plasma CVD；HDPCVD)、快速加熱CVD(rapid thermal CVD；RTCVD)、超高真空CVD(ultra-high vacuum CVD；UHVCVD)、限制反應處理CVD(limited reaction processing CVD；LRPCVD)、金屬有機CVD(metalorganic CVD；MOCVD)、濺鍍沉積、離子束沉積、電子束沉積、鐳射輔助沉積、熱氧化、熱氮化、旋塗方法、物理氣相沉積(physical vapor desposition；PVD)、原子層沉積(atomic layer deposition；ALD)、化學氧化、分子束外延(molecular beam epitaxy；MBE)、鍍覆，以及蒸鍍。
如現有技術所已知，可自該絕緣層上方的該半導體層圖案化並蝕刻鰭片106。在另一個實施例中，襯底102可包括塊體矽襯底，如現有技術所已知，可自該塊體矽襯底圖案化並蝕刻鰭片106。儘管IC結構100被顯示並說明為finFET，但應當理解，IC結構100可為任意其它類型的電晶體，例如平面電晶體，而不背離本發明的態樣。
“蝕刻”通常是指通過濕式或乾式化學方法自襯底或形成於該襯底上的結構移除材料。在一些情況下，可能想要自該襯底的特定區域選擇性移除材料。在此類情況下，可使用遮罩來防止自該襯底的特定區域移除材 料。通常有兩類蝕刻，(i)濕式蝕刻以及(ii)乾式蝕刻。濕式蝕刻可用以選擇性溶解給定材料並使另一種材料保持相對完好。通常使用溶劑(例如酸)執行濕式蝕刻。可利用等離子體執行乾式蝕刻，以產生高能自由基或不帶電粒種，其在晶圓的表面反應或撞擊。中性粒子可從所有角度攻擊晶圓，因此此製製程是等向性的。離子研磨(ion milling)或濺鍍蝕刻(sputter etching)從單個方向用惰性氣體的高能離子轟擊晶圓，因此此製製程為高度非等向性的。反應離子蝕刻(reactive-ion etching；RIE)操作於介於濺鍍蝕刻與等離子體蝕刻之間的條件下，且可被用以產生深而窄的特徵，例如溝槽。
如現有技術所已知，可通過在鰭片106中、上及/或圍繞該鰭片形成柵極堆疊110及源/漏區112來繼續傳統裝置製製程。柵極堆疊110可實質圍繞襯底102上方的鰭片106。儘管顯示四個柵極堆疊，但在鰭片106上方可形成任意數目的柵極堆疊，而不背離本發明的態樣。柵極堆疊110可分別包括柵極導體116以及實質圍繞柵極導體116的柵極間隔件118。柵極導體116可包括例如鈦、氮化鈦、鎢、氮化鎢、銅、氮化銅、鉭、或氮化鉭。儘管本文中未顯示，但應當理解，柵極堆疊110還可包括位於鰭片106與柵極導體116之間的柵極介電質(未顯示)以及功函數金屬層(未顯示)。另外，在柵極導體116上方可形成柵極覆蓋層(未顯示)。該柵極介電質可包括例如氧化鉿、矽酸鉿、氮化鉿矽酸鹽、氧化鋯、矽酸鋯、氧化鈦、氧化 鑭、氧化釔、氧化鋁，或其組合的至少其中一種。該功函數金屬層可充當摻雜源，且依據需要n型場效應電晶體(NFET)還是p型場效應電晶體(PET)可採用不同的功函數設置金屬。因此，在各該裝置中可使用相同的柵極導體，但在一個或多個裝置中可使用不同的功函數設置金屬(如需要的話)，以獲得不同的摻雜極性。僅作為示例，用於PFET裝置的合適的功函數設置金屬包括但不限於鋁、鏑、釓、以及鐿。用於NFET裝置的合適的功函數設置金屬包括但不限於鑭、鈦、以及鉭。該柵極覆蓋層可包括例如：氧化物(例如二氧化矽)或氮化物(例如氮化矽)的至少其中一種。柵極間隔件118可包括例如：氧化物(例如二氧化矽)或氮化物(例如氮化矽)的至少其中一種。
在柵極堆疊110形成以後，自鰭片106的暴露部分(例如在柵極堆疊110之間)可形成源/漏區112。源/漏區112可通過在鰭片106上或圍繞該鰭片摻雜、沉積及/或外延生長半導體材料形成。例如，源/漏區112可通過直接向鰭片106中注入n型或p型摻雜物來形成。在另一個例子中，源/漏區112可通過自鰭片106生長外延材料172形成，以使外延材料172圍繞鰭片106，如第11及13圖的剖視圖中所示。依據需要PFET還是NFET，可選擇外延材料172。在一個例子中，若需要NFET，則可外延生長矽並隨後用n型摻雜物例如碳進行摻雜，以使外延材料包括碳摻雜矽。在另一個例子中，若需要PFET，則可外延生長矽鍺並隨後用p型摻雜物例如硼進行摻雜，以使外延材料 包括硼摻雜矽鍺。
術語“外延生長和/或沉積”以及“外延形成和/或生長”是指在半導體材料的沉積表面上生長半導體材料，其中，所生長的該半導體材料可具有與該沉積表面的該半導體材料相同的結晶特性。在外延沉積製程中，控制源氣體所提供的化學反應物並設置系統參數，以使沉積原子以足夠的能量到達半導體襯底的沉積表面，從而在該表面上四處移動並使其自己朝向該沉積表面的原子的晶體排列。因此，外延半導體材料可具有與沉積表面(該半導體材料形成於其上)相同的結晶特性。例如，沉積於{100}晶體表面上的外延半導體材料可採取{100}晶向。在一些實施例中，外延生長和/或沉積製程可對於形成於半導體表面上具有選擇性，可不沉積材料於介電表面例如二氧化矽或氮化矽表面上。
IC結構100還可包括位於鰭片106(包括圍繞鰭片106的任意外延材料)上方並實質圍繞柵極堆疊110的介電層122。介電層122可包括例如氮化矽，氧化矽，氟化SiO2(FSG)，氫化碳氧化矽(SiCOH)，多孔SiCOH，硼-磷-矽酸鹽玻璃(BPSG)，倍半矽氧烷(silsesquioxanes)，包括矽、碳、氧和/或氫原子的碳摻雜氧化物(也就是有機矽酸鹽)，熱固性聚芳醚，SiLK(可從陶氏化學公司獲得的一種聚芳醚)，可從JSR公司獲得的旋塗含矽碳聚合物材料，其它低介電常數(<3.9)材料，或其層。介電層122可通過沉積介電層材料形成。
IC結構100還可包括源/漏接觸124。為形成源/漏接觸124，可形成遮罩(未顯示)、圖案化該遮罩，以及在介電層122內蝕刻開口(未顯示)以暴露鰭片106的源/漏區112(包括自圍繞鰭片106的任意外延材料形成的任意源/漏區112)。源/漏接觸124可形成於該開口內。源/漏接觸124可接觸源/漏區112並提供與其的電性連接。通過在該開口內沉積襯裡層(例如鈦)以及金屬化層來填充該開口可形成源/漏接觸124。另外，該製製程可包括退火該開口的底部的源/漏區112，以在其中形成矽化物(未顯示)，也就是矽金屬合金，從而形成用於該接觸連接的表面。以上述方式形成的該矽化物可被稱為襯裡(liner)矽化物。可將源/漏接觸124平坦化至介電層122的頂部表面。
平坦化是指使表面更平坦(也就是更平且/或光滑)的各種製程。化學機械拋光(chemical-mechanical-polishing；CMP)是目前一種傳統的平坦化製程，其通過化學反應與機械力的結合來平坦化表面。
當前其它傳統的平坦化技術可包括：(i)氧化；(ii)化學蝕刻；(iii)通過離子注入損傷的錐形控制；(iv)低熔點玻璃膜的沉積；(v)再濺鍍沉積膜，以使其平整；(vi)光敏聚醯亞胺(photosensitive polyimide；PSPI)膜；(vii)新樹脂；(viii)低黏性液體環氧樹脂；(ix)旋塗玻璃(spin-on glass；SOG)材料；以及/或者(x)犧牲回蝕刻。
“遮罩”是可形成於將要被處理的下方材 料上方的材料或材料的堆疊。該遮罩可經圖案化以具有開口，從而保護該下方材料。隨後，在該遮罩中的該開口所暴露的該下方材料之處，可對該下方材料進行處理。該下方材料一經處理，即可移除該遮罩。傳統的遮罩材料包括光阻、氧化矽、非晶碳、旋塗材料以及氮化矽。
現在請參照第5圖，可凹入源/漏接觸124以在源/漏接觸124上方的介電層122內形成開口128。也就是說，源/漏接觸124的高度可被降低至低於各柵極堆疊110的柵極導體116的高度的高度。源/漏接觸124可通過蝕刻例如RIE凹入。源/漏接觸124可經蝕刻以使源/漏接觸124的一部分保持於鰭片106內的源/漏區112上方。請參照第6圖，在凹入源/漏接觸124上方的開口128內可形成絕緣層132。絕緣層132可包括具有低介電常數的層(低k介電層)。低k介電層可包括例如氮化矽、氧化矽、氟化SiO2(FSG)、氫化碳氧化矽(SiCOH)，多孔SiCOH、硼-磷-矽酸鹽玻璃(BPSG)，倍半矽氧烷，包括矽、碳、氧和/或氫原子的碳摻雜氧化物(也就是有機矽酸鹽)，熱固性聚芳醚，SiLK(可從陶氏化學公司獲得的一種聚芳醚)，可從JSR公司獲得的旋塗含矽碳聚合物材料，其它低介電常數(<3.9)材料，或其層。絕緣層132可通過在一個或多個開口128內沉積絕緣層材料並將該絕緣層材料平坦化至介電層122的頂部表面來形成。
現在請參照第7圖，在介電層122及絕緣層132上方可形成(例如沉積)另一個介電層136。介電層136 可包括關於介電層122所述的任意材料，從而在一個例子中，介電層136與介電層122可由相同的材料或成分構成。 另外，在介電層136上方可形成(例如沉積)遮罩138。遮罩138可經圖案化及蝕刻以暴露介電層136將要被蝕刻之處的介電層136的一部分。
如第8圖中所示，通過蝕刻(RIE)可移除介電層136的該暴露部分。該蝕刻可繼續穿過介電層122直至通過開口142暴露任意下方柵極堆疊110的柵極導體116的頂部。開口142還可暴露絕緣層132的部分。在柵極導體116上方具有柵極覆蓋層(未顯示)的一個實施例中，還可例如通過蝕刻移除該柵極覆蓋層，以暴露下方的柵極導體116。
現在請參照第9圖，在開口142內可形成導體146，以使導體146形成於源/漏接觸124上方而不與其接觸。導體146可經形成以使導體146接觸柵極導體116以及低k介電層132的部分。導體146可為柵極接觸，以提供與下方的柵極堆疊110的電性連接。導體146可包括例如鎢、鈷，或銅。可將導體146平坦化至介電層136的頂部表面。在平坦化後，所得的IC結構190可包括位於襯底102上方具有柵極導體116於其中的柵極堆疊110。柵極堆疊110可位於介電層122內。IC結構190還可包括位於襯底102上方並與介電層122內的柵極堆疊110相鄰的至源/漏區112的源/漏接觸124。另外，絕緣層132可設於介電層122內的源/漏接觸124上方的開口128內(第2至3 圖)並將源/漏接觸124與導體146隔開。在一些實施例中，絕緣層132的部分可設於介電層136內。導體146可延伸於絕緣層132的至少一部分上方並延伸於介電層122、136的部分內，以接觸柵極堆疊110內的柵極導體116。
應當理解，如本文中所述，本發明的製程可基於IC結構190的期望應用訂製。也就是說，所述形成、圖案化及蝕刻遮罩138(第7圖)以形成開口142(第8至9圖)可經訂製及/或修改以使開口142具有任意期望配置來暴露下方的柵極堆疊110的柵極導體116以及低k介電層132的部分。
例如，第10圖顯示依據本發明的一個實施例的IC結構190的自頂向下視圖，其中，關於第4至9圖所述的實施例顯示沿第10圖的線C-C所作的剖視圖。第11圖顯示沿第10圖的線D-D所作的IC結構190的剖視圖。另外，介電層122、136在第10圖中被顯示為虛框，以使下方的IC結構190的特徵可見。
現在請參照第10至11圖，導體146可形成於實質位於IC結構190的主動區內的一個或多個柵極堆疊110(第10圖)及低k介電層132上方的介電層122、136內，或者襯底102上方，這不同於實質位於鄰近襯底102的STI區156上方。也就是說，相較位於STI區156上方的傳統柵極接觸，本文中所形成的導體146更靠近柵極堆疊110的各端。此類特徵導致柵極電阻降低以及最高振盪頻率升高。
如第10至11圖中所示，源/漏接觸124可接觸圍繞鰭片106的外延材料172。不過，在其它實施例中，源/漏接觸124可直接接觸鰭片106，其中，鰭片106經摻雜以在鰭片106內形成源/漏區112(第9圖)。另外，STI區156上方的源/漏接觸124的一部分可未經凹入(如關於第5圖所述)。在此類實施例中，用以凹入源/漏接觸124的光刻製程可包括用遮罩覆蓋STI區156上方的源/漏接觸124的部分，以使STI區156上方的源/漏接觸124的該部分不被蝕刻或凹入。STI區156上方的源/漏接觸124的該部分可自介電層122內延伸至介電層122的頂部表面，以使源/漏接觸124的這些部分的頂部表面與位於該凹入源/漏接觸124的該部分上方的低k介電層132的頂部表面實質齊平。
在另外的實施例中，可能想要形成至源/漏接觸124的接觸160，以提供從源/漏接觸124至可能形成於介電層136上方的金屬層級的電性連接。接觸160可形成於未被凹入的源/漏接觸124的該部分或STI區156上方的源/漏接觸124的部分上方。接觸160可形成於介電層136內，以使接觸160與導體146處於同一平面內。接觸160可通過傳統的光刻技術(例如遮罩、圖案化、蝕刻、沉積以及平坦化)形成於介電層136內。接觸160可包括導電金屬，例如本文中所述的任意導電金屬，且可與導體146的形成同時形成。在其它實施例中，接觸160可形成於導體146形成之前或之後。
第12至13圖顯示依據本發明的實施例的IC結構190的另一個例子。第12圖顯示依據本發明的一個實施例的IC結構190的自頂向下視圖，其中，關於第4至9圖所述的實施例顯示沿第12圖的線E-E所作的剖視圖。第13圖顯示沿第12圖的線F-F所作的IC結構190的剖視圖。另外，介電層122、136在第12圖中被顯示為虛框，以使IC結構190的特徵可見。
現在請參照第12至13圖，導體146可形成於實質位於IC結構190的主動區內的一個或多個柵極堆疊110(第12圖)上方及低k介電層132上方的介電層122、136內，或者襯底102上方，這不同於實質位於鄰近襯底102的STI區156上方。此類特徵導致柵極電阻降低以及最高振盪頻率升高。
如第12至13圖中所示，源/漏接觸124的一部分可接觸圍繞鰭片106的外延材料172。不過，在其它實施例中，源/漏接觸124可直接接觸鰭片106，其中，鰭片106經摻雜以在鰭片106內形成源/漏區112(第9圖)。另外，STI區156上方的源/漏接觸124的一部分可未經凹入(如關於第5圖所述)。在此類實施例中，用以凹入源/漏接觸124的光刻製程可包括用遮罩覆蓋STI區156上方的源/漏接觸124的部分，以使STI區156上方的源/漏接觸124的該部分不被蝕刻或凹入。STI區156上方的源/漏接觸124的該部分可自介電層122內延伸至介電層122的頂部表面，以使源/漏接觸124的這些部分的頂部表面與位於 該凹入源/漏接觸124的該部分上方的低k介電層132的頂部表面實質齊平。在一些實施例中(已顯示)，源/漏接觸124的未凹入部分可橫跨襯底102與STI區156的部分。此實施例與第10至11圖中所示的實施例的不同之處在於：導體146具有寬度W1(第12圖)，其實質小於關於第10至11圖所述的導體146的寬度W2(第10圖)。
在另外的實施例中，可能想要形成至源/漏接觸124的接觸160，以提供從源/漏接觸至可能形成於介電層136上方的金屬層級的電性連接。接觸160可形成於未被凹入的源/漏接觸124的該部分或STI區156上方的源/漏接觸124的部分上方。接觸160可形成於介電層136內，以使接觸160與導體146處於同一平面內。接觸160可通過傳統的光刻技術(例如遮罩、圖案化、蝕刻、沉積以及平坦化)形成於介電層136內。接觸160可包括導電金屬，例如本文中所述的任意導電金屬，且可與導體146的形成同時形成。在其它實施例中，接觸160可形成於導體146形成之前或之後。
如上所述的方法用於積體電路晶片的製造中。製造者可以原始晶圓形式(也就是說，作為具有多個未封裝晶片的單個晶圓)、作為裸晶粒(bare die)，或者以封裝形式分配所得的積體電路晶片。在後一種情況中，該晶片設於單晶片封裝件中(例如塑膠承載件，其具有附著至主機板或其它更高層次承載件的引腳)或者多晶片封裝件中(例如陶瓷承載件，其具有單面或雙面互連或嵌埋互連)。在任 何情況下，接著將該晶片與其它晶片、分立電路元件和/或其它信號處理裝置整合，作為(a)中間產品例如主機板的部分，或者作為(b)最終產品的部分。該最終產品可為包括積體電路晶片的任意產品，涉及範圍從玩具及其它低端應用直至具有顯示器、鍵盤或其它輸入裝置以及中央處理器的先進電腦產品。
本文中所使用的術語僅是出於說明特定實施例的目的，並非意圖限制本發明。除非上下文中另外明確指出，否則本文中所使用的單數形式“一個”以及“該”也意圖包括複數形式。另外，應當理解，術語“包括”用於本說明書中時表明所述特徵、整體、步驟、操作、元件和/或元件的存在，但不排除存在或添加一個或多個其它特徵、整體、步驟、操作、元件、元件、和/或其群組。“可選的”或“可選地”是指後續所述事件或情況可能發生或者可能不發生，且該說明包括事件發生的情況以及其不發生的情況。
對本發明的各種實施例所作的說明是出於示例目的，而非意圖詳盡無遺或限於所揭露的實施例。許多修改及變更對於本領域的普通技術人員將顯而易見，而不背離所述實施例的範圍及精神。本文中所使用的術語經選擇以最佳解釋該些實施例的原理、實際應用或在市場已知技術上的技術改進，或者使本領域的普通技術人員能夠理解本文中所揭露的實施例。

Claims (21)

  1. 一種形成積體電路結構的方法，該方法包括：將第一介電層內的源/漏接觸的高度自於基板上方之初始高度縮減至縮減高度，該縮減高度小於柵極堆疊的柵極導體於該基板上方的高度，該柵極堆疊與該介電層內的該柵極導體相鄰，其中，該源/漏接觸之該初始高度大於該柵極導體的該高度；以及在該源/漏接觸上方而未與其接觸形成上導體，該上導體接觸該柵極導體。
  2. 如申請專利範圍第1項所述的方法，其中，該縮減該源/漏接觸的該高度包括：凹入該第一介電層內的該源/漏接觸的一部分，以在該源/漏接觸的該凹入部分上方的該第一介電層中形成第一開口；以及在該第一開口內的該源/漏接觸的該凹入部分上方形成絕緣層，其中，該絕緣層使該源/漏接觸電性絕緣於該上導體。
  3. 如申請專利範圍第2項所述的方法，其中，形成該絕緣層包括在該第一開口內的該源/漏接觸的該凹入部分上方形成低k介電層。
  4. 如申請專利範圍第2項所述的方法，其中，凹入該源/漏接觸的該部分包括凹入該源/漏接觸的該部分以使該源/漏接觸的該部分保持於源/漏區上方的該第一介電層內。
  5. 如申請專利範圍第2項所述的方法，其中，形成該上導體包括：在該形成該絕緣層以後，在該第一介電層及該絕緣層上方形成第二介電層；在該絕緣層上方的該第二介電層內形成第二開口以暴露該絕緣層；以及在該暴露的絕緣層上方的該第二開口內形成該上導體。
  6. 如申請專利範圍第5項所述的方法，還包括：在該形成該絕緣層以後且在該形成該第二介電層之前，將該絕緣層平坦化至該第一介電層的頂部表面。
  7. 如申請專利範圍第5項所述的方法，其中，形成該第二開口包括暴露該柵極堆疊內的該柵極導體的頂部表面。
  8. 如申請專利範圍第1項所述的方法，還包括：形成至該源/漏接觸的未凹入部分的接觸，該源/漏接觸的該未凹入部分位於淺溝槽隔離(STI)區上方。
  9. 如申請專利範圍第1項所述的方法，其中，該源/漏接觸之該初始高度是實質與該第一介電層之上表面共平面。
  10. 一種形成積體電路結構的方法，該方法包括：將一組源/漏接觸中的一個或多個源/漏接觸的高度自於基板上方之初始高度縮減至縮減高度，該縮減高度小於一組柵極堆疊的柵極堆疊內的柵極導體於該基板上方的高度，該組源/漏接觸中的該一個或多個源/漏接觸在第一介電層內與該組柵極堆疊的該柵極堆疊相鄰，其中，該一個或多個源/漏接觸之該初始高度大於該柵極導體的該高度；以及在該組源/漏接觸上方而未與其接觸形成上導體，該上導體接觸各柵極導體。
  11. 如申請專利範圍第10項所述的方法，其中，所述縮減該一個或多個源/漏接觸的該高度包括：凹入該第一介電層內的該一個或多個源/漏接觸的一部分，以在該一個或多個源/漏接觸的該凹入部分上方的該第一介電層中形成第一開口；以及在該第一開口內的該一個或多個源/漏接觸的該凹入部分上方形成絕緣層，其中，該絕緣層使該一個或多個源/漏接觸電性絕緣於該上導體。
  12. 如申請專利範圍第11項所述的方法，其中，形成該絕緣層包括在該第一開口內的該一個或多個源/漏接觸的該凹入部分上方形成低k介電層。
  13. 如申請專利範圍第11項所述的方法，其中，凹入該一個或多個源/漏接觸的該部分包括凹入該一個或多個源/漏接觸的該部分以使該一個或多個源/漏接觸的該部分保持於源/漏區上方的該第一介電層內。
  14. 如申請專利範圍第11項所述的方法，其中，形成該上導體包括：在形成該絕緣層以後，在該第一介電層及該絕緣層上方形成第二介電層；在該絕緣層上方的該第二介電層內形成第二開口以暴露該絕緣層；在暴露的該絕緣層上方的該第二開口內形成該上導體。
  15. 如申請專利範圍第14項所述的方法，還包括：在該形成該絕緣層以後且在該形成該第二介電層之前，將該絕緣層平坦化至該第一介電層的頂部表面。
  16. 如申請專利範圍第14項所述的方法，其中，形成該第二開口包括暴露該組柵極堆疊中的一個或多個柵極堆疊內的該柵極導體的頂部表面。
  17. 如申請專利範圍第10項所述的方法，其中，在該組源/漏接觸中的該一個或多個源/漏接觸之該初始高度是實質與該第一介電層之上表面共平面。
  18. 一種積體電路結構，包括：位於襯底上方具有柵極導體於其中的柵極堆疊，該柵極堆疊位於介電層內；至源/漏區的源/漏接觸，位於該襯底上方並與該介電層內的該柵極堆疊相鄰；導體，延伸於該源/漏接觸上方而未與其接觸並延伸於該介電層內以接觸該柵極堆疊內的該柵極導體；以及低k介電層，將該源/漏接觸與該導體隔開。
  19. 如申請專利範圍第18項所述的積體電路結構，還包括：位於淺溝槽隔離區上方的該源/漏接觸的第二部分，該源/漏接觸的該第二部分位於該介電層內並與該介電層的頂部表面齊平。
  20. 如申請專利範圍第19項所述的積體電路結構，還包括：至該源/漏接觸的該第二部分的接觸，該接觸與該導體齊平並提供從該源/漏接觸至該介電層上方的金屬層級的電性連接。
  21. 如申請專利範圍第18項所述的積體電路結構，其中，該導體實質位於該積體電路結構的主動區上方。
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