TWI624876B - 具有凹口鰭片的ｆｉｎｆｅｔ及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 230000001681 protective effect Effects 0.000 claims abstract description 33
- 239000004020 conductor Substances 0.000 claims abstract description 17
- 239000012212 insulator Substances 0.000 claims description 30
- 239000000758 substrate Substances 0.000 claims description 30
- 239000000463 material Substances 0.000 claims description 28
- 230000005669 field effect Effects 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 12
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 10
- 229910052732 germanium Inorganic materials 0.000 claims description 9
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 4
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 229910052684 Cerium Inorganic materials 0.000 claims 1
- QYKAZSRBQNSJFY-UHFFFAOYSA-L [F-].[F-].[Ce+2] Chemical compound [F-].[F-].[Ce+2] QYKAZSRBQNSJFY-UHFFFAOYSA-L 0.000 claims 1
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 claims 1
- 229910000420 cerium oxide Inorganic materials 0.000 claims 1
- QCCDYNYSHILRDG-UHFFFAOYSA-K cerium(3+);trifluoride Chemical compound [F-].[F-].[F-].[Ce+3] QCCDYNYSHILRDG-UHFFFAOYSA-K 0.000 claims 1
- BMMGVYCKOGBVEV-UHFFFAOYSA-N oxo(oxoceriooxy)cerium Chemical compound [Ce]=O.O=[Ce]=O BMMGVYCKOGBVEV-UHFFFAOYSA-N 0.000 claims 1
- 238000005520 cutting process Methods 0.000 abstract description 2
- 239000004065 semiconductor Substances 0.000 description 17
- 235000012431 wafers Nutrition 0.000 description 17
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- 230000008021 deposition Effects 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 6
- 239000000126 substance Substances 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 238000005498 polishing Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 125000004429 atom Chemical group 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 230000000593 degrading effect Effects 0.000 description 3
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 3
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- 238000001451 molecular beam epitaxy Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000002904 solvent Substances 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium dioxide Chemical compound O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000000047 product Substances 0.000 description 2
- 238000001289 rapid thermal chemical vapour deposition Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 description 1
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000003792 electrolyte Substances 0.000 description 1
- 238000000313 electron-beam-induced deposition Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 229940119177 germanium dioxide Drugs 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000007737 ion beam deposition Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical group 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
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Abstract
本發明涉及具有凹口鰭片的FINFET及其形成方法，其一個方面提供一種形成替代柵極結構的方法。該方法可包括：自一組鰭片上方移除偽柵極，以在介電層中形成開口來暴露該組鰭片，該組鰭片中的各鰭片藉由介電質與該組鰭片中的相鄰鰭片實質隔開；在該組暴露鰭片上方的該開口內形成保護覆蓋層；移除該組鰭片中各鰭片的每側上的該介電質的部分；藉由移除該組鰭片中的各鰭片的部分來底切該組鰭片中的各鰭片，以形成設於該保護覆蓋層下方的凹口；用氧化物實質填充各凹口；在該組鰭片中的各鰭片上方形成柵極介電質；以及在該柵極介電質上方形成柵極導體，從而形成該替代柵極結構。
Description
本發明涉及積體電路，尤其涉及具有凹口鰭片的鰭式場效應電晶體(fin-shaped field-effect-transistor；FINFET)及其形成方法。
在積體電路(integrated circuit；IC)結構中，電晶體是實施數位電路設計的關鍵組件。一般來說，電晶體包括三個電性終端：源極、漏極以及柵極。藉由對柵極終端施加不同的電壓，可開關從源極至漏極的電流。一種普通電晶體類型是金屬氧化物場效應電晶體(metal oxide field effect transistor；MOSFET)。一種MOSFET結構類型為“FINFET”，可形成於絕緣體上半導體(semiconductor-on-insulator；SOI)層及埋置絕緣體層上。FINFET可包括被蝕刻為“鰭”形基體的半導體結構，該鰭片的一側充當源極終端且該鰭片的另一側充當漏極終端。柵極結構(通常由多晶矽和/或金屬組成)可圍繞該半導體鰭片的其中一個或多個形成。藉由對該柵極結構施加電壓，在與該柵極接觸的各鰭片的源極及漏極終端之間可形
成導電溝道。
在一些情況下，在不包括具有相應埋置絕緣體層的SOI層的IC結構中可能想要FINFET。例如，用於移動應用的處理器可包括在塊體襯底而不是SOI型結構上形成電晶體結構。在沒有實質性修改的情況下在該塊體襯底內可以傳統方式形成平面裝置。FINFET電晶體也可經改變以適用於塊體襯底材料而非SOI上。不過，塊體襯底上的FINFET可在子鰭片區域(也就是柵極下方的鰭片區域)中具有洩漏路徑。這導致顯著的漏極至源極電流，也就是穿通電流(punch-through current)，必須藉由穿通停止植入來抑制該穿通電流。穿通停止植入包括植入摻雜物以防止漏極耗盡擴展至源極終端中。不過，此類植入導致鰭片中具有不想要的高摻雜濃度，從而劣化載流子遷移率並引入鰭片內不均勻性。
本發明的一個方面提供一種形成電晶體的方法。該方法可包括：自一組鰭片上方移除偽柵極，以在介電層中形成開口來暴露該組鰭片，該組鰭片中的各鰭片藉由介電質與該組鰭片中的相鄰鰭片實質隔開；在該組暴露鰭片上方的該開口內形成保護覆蓋層；移除該組鰭片中各鰭片的每側上的該介電質的部分；藉由移除該組鰭片中的各鰭片的部分來底切該組鰭片中的各鰭片，以形成設於該保護覆蓋層下方的凹口；用絕緣體實質填充各凹口；在該組鰭片中的各鰭片上方形成柵極介電質；以及在該柵極介
電質上方形成柵極導體，從而形成該電晶體。
本發明的第二方面提供一種形成積體電路結構的方法。該方法可包括：在襯底上形成鰭式場效應電晶體(FINFET)，該FINFET包括位於該襯底上的一組鰭片、位於該組鰭片上方的偽柵極堆疊、以及將該組鰭片中的各鰭片與該組鰭片中的相鄰鰭片實質隔開的介電質；移除該偽柵極以暴露該組鰭片；在該組暴露鰭片上方形成保護覆蓋層；移除該組鰭片中各鰭片的每側上的介電質的部分；藉由移除該組鰭片中的各鰭片的部分來底切該組鰭片中的各鰭片，以形成設於該保護覆蓋層下方的凹口；用絕緣體實質填充各凹口；在該組鰭片中的各鰭片上方形成柵極介電質；以及在該柵極介電質上方形成柵極導體，從而形成該積體電路結構。
本發明的第三方面提供一種鰭式場效應電晶體(FINFET)。該FINFET可包括：位於襯底上的一組鰭片，該組鰭片中的各鰭片藉由介電質與該組鰭片中的相鄰鰭片隔開；其中，該組鰭片中的各鰭片包括第一部分，該第一部分具有與該鰭片的其餘部分相比較小的寬度；絕緣體，設於該介電質上方並與該組鰭片中的各鰭片的該第一部分相鄰；柵極介電質，設於該絕緣體的部分上方以及該組鰭片中的各鰭片的第二部分上方；以及柵極導體，位於該柵極介電質上方，其中，該組鰭片中的各鰭片的該第一部分被該柵極導體覆蓋。
90‧‧‧FINFET
102‧‧‧塊體襯底
110‧‧‧鰭片
112‧‧‧介電層
120‧‧‧偽柵極
122‧‧‧間隙壁
126‧‧‧介電層
128‧‧‧開口
132‧‧‧保護覆蓋層
136‧‧‧部分
140‧‧‧凹口
142‧‧‧絕緣體
144‧‧‧柵極介電質
146‧‧‧柵極導體
190‧‧‧FINFET
從下面參照附圖所作的本發明的各種方面的詳細說明將更容易理解本發明的這些及其它特徵，該多個附圖顯示本發明的各種實施例，其中：第1圖顯示經歷依據本發明的實施例的一種方法的方面的積體電路結構的自頂向下視圖。
第2圖顯示第1圖的積體電路結構沿線A-A所作的剖視圖。
第3圖顯示經歷依據本發明的實施例的該方法的方面的積體電路結構的自頂向下視圖。
第4圖顯示第3圖的積體電路沿線B-B所作的剖視圖。
第5圖顯示經歷依據本發明的實施例的該方法的方面的積體電路結構的自頂向下視圖。
第6圖顯示第5圖的積體電路結構沿線C-C所作的剖視圖。
第7至12圖顯示經歷依據本發明的實施例的該方法的方面的第6圖的積體電路的剖視圖。
應當注意，本發明的附圖並非按比例繪製。該多個附圖意圖僅顯示本發明的典型方面，因此不應當被認為限制本發明的範圍。該多個附圖中，類似的附圖標記表示該多個附圖之間類似的元件。
本發明涉及積體電路，尤其涉及具有凹口鰭片的鰭式場效應電晶體(FINFET)及其形成方法。具體地
說，本發明的方面提供避免穿通電流同時也避免影響性能例如劣化載流子遷移率的結構及方法。因此，保持基於塊體襯底的FINFET的製造實力並減少裝置性能的損失。
就FINFET顯示並說明本發明的方面。不過，應當理解，本發明的方面同樣適用於其它電晶體類型，例如但不限於場效應電晶體，包括其溝道具有不同的幾何取向及形狀的電晶體，例如平面FET、環繞柵極FET、多柵極FET、奈米線或奈米片FET，以及垂直FET。
第1圖顯示FINFET 90的自頂向下視圖。第2圖顯示第1圖的FINFET 90沿線A-A所作的剖視圖。請一併參照第1及2圖，FINFET 90可包括塊體襯底102，自該塊體襯底圖案化多個鰭片110。塊體襯底通常包括半導體材料層或晶圓，其中不包含埋置絕緣體層，這與包括半導體及絕緣體材料兩者的絕緣體上矽(SOI)襯底相反。塊體襯底102可由任意當前已知或以後開發的半導體材料組成，其可包括但不限於矽、鍺、碳化矽，以及主要由具有由式AlX1GaX2InX3AsY1PY2NY3SbY4定義的組成的一種或多種III-V族化合物半導體組成的物質，其中，X1、X2、X3、Y1、Y2、Y3及Y4表示相對比例，分別大於或等於0且X1+X2+X3+Y1+Y2+Y3+Y4=1(1是總的相對摩爾量)。其它合適的襯底包括具有組成ZnA1CdA2SeB1TeB2的II-VI族化合物半導體，其中，A1、A2、B1及B2是相對比例，分別大於或等於零，且A1+A2+B1+B2=1(1是總的摩爾量)。而且，塊體襯底102的整體或其部分可經應變。鰭片110可
分別具有約3奈米(nm)至約20奈米的寬度W1。本文中所使用的“約”意圖包括例如在所述值的10%以內的值。
在塊體襯底102上方可為介電層112。介電層112可藉由沉積形成，以使介電層112覆蓋鰭片110及襯底102。介電層112可由氧化矽(SiO2)組成。其它介電材料可包括例如氮化矽(Si3N4)、氟化SiO2(FSG)、氫化氧碳化矽(SiCOH)、多孔SiCOH、硼-磷-矽酸鹽玻璃(BPSG)、倍半矽氧烷、包括矽(Si)、碳(C)、氧(O)和/或氫(H)原子的碳(C)摻雜氧化物(也就是有機矽酸鹽)、其它低介電常數(<3.9)材料、或其層。本文中所使用的術語“沉積”可包括適於沉積的任意當前已知或以後開發的技術，包括但不限於例如：化學氣相沉積(chemical vapor deposition；CVD)、低壓CVD(low-pressure CVD；LPCVD)、等離子體增強型CVD(plasma-enhanced CVD；PECVD)、半大氣壓CVD(semi-atmosphere CVD；SACVD)、高密度等離子體CVD(high density plasma CVD；HDPCVD)、快速熱CVD(rapid thermal CVD；RTCVD)、超高真空CVD(ultra-high vacuum CVD；UHVCVD)、限制反應處理CVD(limited reaction processing CVD；LRPCVD)、金屬有機CVD(metalorganic CVD；MOCVD)、濺鍍沉積、離子束沉積、電子束沉積、激光輔助沉積、熱氧化、熱氮化、旋塗方法、物理氣相沉積(physical vapor desposition；PVD)、原子層沉積(atomic layer deposition；ALD)、化學氧化、分子束外延(molecular beam epitaxy；MBE)、鍍覆以及蒸
鍍。
介電層112可被平坦化至鰭片110的上表面。平坦化是使表面更平坦(也就是更平且/或光滑)的各種製程。化學機械拋光(chemical-mechanical-polishing；CMP)是目前一種傳統的平坦化製程，其藉由化學反應與機械力的結合來平坦化表面。CMP使用包括研磨及腐蝕性化學成分的漿料以及通常具有比晶圓大的直徑的拋光墊及固定環。藉由動態拋光頭將該墊與晶圓壓合在一起並藉由塑料固定環固定到位。以不同旋轉軸(也就是不同心)旋轉該動態拋光墊。這移除材料並往往平整掉任意“形貌”，從而使該晶圓平整且平坦。當前其它傳統的平坦化技術可包括：(i)氧化；(ii)化學蝕刻；(iii)藉由離子注入損傷的錐形控制；(iv)低熔點玻璃膜的沉積；(v)再濺鍍沉積膜，以使其平整；(vi)光敏聚醯亞胺(photosensitive polyimide；PSPI)膜；(vii)新樹脂；(viii)低黏性液體環氧樹脂；(ix)旋塗玻璃(spin-on glass；SOG)材料；以及/或者(x)犧牲回蝕刻。
另外，介電層112可經蝕刻以暴露鰭片110的部分，以使介電層112的上表面位於鰭片110的上表面下方。“蝕刻”通常是指自襯底(或者形成於該襯底上的結構)移除材料，且經常利用就位的掩膜執行，從而可自該襯底的特定區域選擇性移除材料，而使該襯底的其它區域中的材料不受影響。通常有兩類蝕刻，(i)濕式蝕刻以及(ii)乾式蝕刻。用溶劑(例如酸)執行濕式蝕刻，該
溶劑可經選擇以使其能夠選擇性溶解給定材料(例如氧化物)，而使其它材料(例如多晶矽)保持相對完好。選擇性蝕刻特定材料的能力對於許多半導體製程是必不可少的。濕式蝕刻通常會等向性地蝕刻均質材料(例如氧化物)，但濕式蝕刻也可非等向性地蝕刻單晶材料(例如矽晶圓)。可用等離子體執行乾式蝕刻。藉由調整該等離子體的參數，等離子體系統可以數種模式操作。普通等離子體蝕刻產生不帶電的高能自由基，其在晶圓的表面反應。由於中性粒子從所有角度攻擊晶圓，因此此製程是等向性的。離子研磨(ion milling)或濺鍍蝕刻(sputter etching)用惰性氣體的高能離子轟擊晶圓，該高能離子大致從一個方向接近晶圓，因此此製程為高度非等向性。反應離子蝕刻(reactive-ion etching；RIE)操作於介於濺鍍與等離子蝕刻之間的條件下，且可被用於產生深而窄的特徵，例如淺溝槽隔離(STI)溝槽。
仍請參照第1至2圖，偽柵極120可形成於鰭片110上方且/或環繞鰭片110。偽柵極120可由占位材料組成，其可在以後的製程中移除並接著用功能柵極材料替代。偽柵極120可為連續結構的形式，其“包圍”各鰭片110的表面。偽柵極120可實質垂直於鰭片110取向。本文中所使用的“實質”是指提供本發明的相同技術效果的主要、大部分、完全指定的或任意輕微的偏離。
例如藉由沉積於偽柵極120上或介電層112的表面上，在鰭片110和/或偽柵極120上可形成一個或多
個間隙壁122。間隙壁122可將功能柵極與IC結構的其它組件例如源極及漏極終端電性隔離。間隙壁122可由例如絕緣材料組成，例如氮化物或氧化物化合物，包括例如本文中所述的各種絕緣材料類型。如現有技術所已知，鰭片110的暴露部分可經摻雜以形成源極及漏極(未顯示)。
第3圖顯示FINFET 90的自頂向下視圖。第4圖顯示第3圖的FINFET 90沿線B-B所作的剖視圖。請一併參照第3至4圖，在FINFET 90上方可形成另一個介電層126。介電層126可包括關於介電層112所列出的介電材料的其中任意一種。介電層126可沉積於FINFET 90上方，被平坦化至偽柵極120的頂部表面，並經回蝕刻以暴露偽柵極120的部分。
第5圖顯示FINFET 90的自頂向下視圖。第6圖顯示第5圖的FINFET 90沿線C-C所作的剖視圖。請一併參照第5至6圖，可移除偽柵極120(第3至4圖)以形成開口128，從而暴露鰭片110的部分及其下方的介電層112。偽柵極120可藉由相對偽柵極120具有選擇性的蝕刻劑移除，例如，如果偽柵極為薄二氧化矽(SiO2)層(約2奈米(nm)至4奈米)及多晶矽的堆疊，則氫氧化鉀(KOH)或類似蝕刻劑將移除該偽柵極的該多晶矽部分，且稀釋氟化氫(HF)將接著移除下方的二氧化矽(SiO2)層。
第7至12圖顯示經歷依據本發明的方面的額外步驟的第6圖的剖視圖。如第7圖中所示，在鰭片110
上方形成保護覆蓋層132。保護覆蓋層132可由矽鍺(SiGe)或氮化矽(Si3N4)組成。保護覆蓋層132可藉由在鰭片110上選擇性外延生長保護覆蓋層132來形成，以使保護覆蓋層132僅形成於開口128內的暴露鰭片110的部分上。以此方式，保護覆蓋層132覆蓋緊鄰鰭片110的介電層112的部分。術語“外延生長”及“外延形成和/或生長”是指在半導體材料的沉積表面上生長半導體材料，其中，所生長的該半導體材料可具有與該沉積表面的該半導體材料相同的結晶特性。在外延生長製程中，控制源氣體所提供的化學反應物並設置系統參數，以使沉積原子以足夠的能量到達半導體襯底的該沉積表面，從而在該表面上四處移動並使其自己朝向該沉積表面的原子的晶體排列。因此，外延半導體材料可具有與該沉積表面(該半導體材料形成於其上)相同的結晶特性。例如，沉積於{100}晶體表面上的外延半導體材料可採取{100}晶向。在一些實施例中，外延生長製程可對於形成於半導體表面上具有選擇性，且可不沉積材料於介電表面，例如二氧化矽或氮化矽表面上。
在形成保護覆蓋層132以後，可凹入開口128內的暴露介電層112，如第8圖中所示。在一個實施例中，此製程包括非等向性(垂直)氧化物蝕刻，以回蝕刻不被保護覆蓋層132覆蓋的介電層112的垂直部分。另外，可水平(也就是橫向)蝕刻介電層112，以移除被保護覆蓋層132覆蓋的介電層112的部分，如第9圖中所示。該水平蝕刻可包括水平氧化物蝕刻。此水平蝕刻暴露鰭片110
的各側上的部分136，其將促進本文中所述的凹口鰭片的形成。在一些實施例中，對鰭片112/襯底102及保護覆蓋層132具有選擇性的等向性二氧化矽(SiO2)蝕刻可用于垂直及水平蝕刻介電層112。例如，此類蝕刻可包括使用氫氟酸(HF)或緩衝氫氟酸(BHF)作為溶劑。在另一個實施例中，可使用RIE來垂直蝕刻介電層112，而可用例如使用氫氟酸(HF)的濕式蝕刻來水平蝕刻介電層112。或者，使用稀釋氫氟酸(HF)的單個蝕刻可用以同時垂直和水平蝕刻介電層112。
請參照第10圖，可底切鰭片110。也就是說，藉由例如水平矽蝕刻可蝕刻各鰭片110的部分136(第9圖)，從而在各鰭片110內的每側上的保護覆蓋層132下方形成凹口140。此類蝕刻可包括對保護覆蓋層132具有選擇性的鰭片110的等向性蝕刻，例如由四氟甲烷(CF4)、氧(O2)及氮(N2)氣的組合組成的RIE。因此，在凹口140形成之處的鰭片110的部分的鰭片110的寬度W2可為約5奈米至約10奈米。
在形成凹口140以後，可用絕緣體142例如二氧化矽、氧氮化矽或氟化氧氮化矽實質填充凹口140，如第11圖中所示。也就是說，絕緣體142可共形沉積於包括保護覆蓋層132的鰭片110上方以及鰭片110之間的水平區域中，以填充凹口140。可例如藉由RIE蝕刻絕緣體142，以使絕緣體142保留於保護覆蓋層132下方的凹口140內，但自保護覆蓋層132以及自鰭片110之間的水平
區域移除絕緣體142。
現在請參照第12圖，可移除(例如蝕刻)保護覆蓋層132(第11圖)，以暴露鰭片110及絕緣體142。在鰭片110的暴露部分、絕緣體142(凹口填充物)及鰭片110之間的水平區域上方可形成柵極介電質144。不過，在一些實施例中，保護覆蓋層132的該移除可為可選擇的。因此，在保護覆蓋層132被移除的那些實施例中，柵極介電質144可形成於鰭片及絕緣體142上的保護覆蓋層132上方。柵極介電質144可包括例如二氧化矽(SiO2)。另外，在柵極介電質144上方可形成柵極導體146，以實質填充開口128。柵極導體146可包括例如鎢(W)、鉭(Ta)及鈦(Ti)的其中一種。應當理解，在柵極介電質144與柵極導體146之間可設置額外材料，例如功函數膜，出於清楚目的，在本文中已將其略去。
在形成柵極導體146以後的所得結構可包括具有凹口鰭片的FINFET 190。FINFET 190可包括位於襯底102上的一組鰭片110。各鰭片110可藉由介電層112與相鄰鰭片110實質隔開。各鰭片110可包括部分P1，其具有小於鰭片110的其餘部分P2的寬度W1的寬度W2。絕緣體142可設於介電質112上方並與各鰭片110的每側的部分P1相鄰。柵極介電質144可設於絕緣體142的部分及鰭片110的部分P2上方。另外，FINFET 190可包括位於柵極介電層144上方的柵極導體146。
鰭片110的凹口140橫向對齊並限於該柵極
(也就是柵極介電質144及柵極導體146)下方的區域。以此方式，凹口140不會延伸至源漏區(未顯示)中。填充凹口140的絕緣體142充當額外的隔離，以阻止在不受該柵極控制的鰭片110的區域中自漏極向源極的電流流動。鰭片110的部分保持於凹口140之間，以使該凹口之間的鰭片110的該部分仍可充當散熱路徑。因此，本發明的方面提供避免穿通電流同時也避免影響性能例如劣化載流子遷移率的結構及方法。
如上所述的方法用於積體電路晶片的製造中。製造者可以原始晶圓形式(也就是說，作為具有多個未封裝晶片的單個晶圓)、作為裸晶片，或者以封裝形式分配所得的積體電路晶片。在後一種情況中，該晶片設於單晶片封裝件中(例如塑料承載件，其具有附著至母板或其它更高層次承載件的引腳)或者多晶片封裝件中(例如陶瓷承載件，其具有單面或雙面互連或嵌埋互連)。在任何情況下，接著將該晶片與其它晶片、分立電路元件和/或其它信號處理裝置整合，作為(a)中間產品例如母板的部分，或者作為(b)最終產品的部分。該最終產品可為包括積體電路晶片的任意產品，涉及範圍從玩具及其它低端應用直至具有顯示器、鍵盤或其它輸入裝置以及中央處理器的先進電腦產品。
對本發明的各種實施例所作的說明是出於說明目的，而非意圖詳盡無遺或限於所揭示的實施例。許多修改及變更對於本領域的普通技術人員將顯而易見，而不
背離所述實施例的範圍及精神。本文中所使用的術語經選擇以最佳解釋該多個實施例的原理、實際應用或在市場已知技術上的技術改進，或者使本領域的普通技術人員能夠理解本文中所揭示的實施例。
Claims (20)
- 一種形成電晶體的方法，該方法包括：自一組鰭片上方移除偽柵極，以在介電層中形成開口來暴露該組鰭片，該組鰭片中的各鰭片藉由介電質與該組鰭片中的相鄰鰭片實質隔開；在該組暴露鰭片上方的該開口內形成保護覆蓋層；移除該組鰭片中各鰭片的每側上的該介電質的部分；藉由移除該組鰭片中的各鰭片的部分來底切該組鰭片中的各鰭片，以形成設於該保護覆蓋層下方的凹口；用絕緣體實質填充各凹口；在該組鰭片中的各鰭片上方形成柵極介電質；以及在該柵極介電質上方形成柵極導體，從而形成該電晶體。
- 如申請專利範圍第1項所述的方法，其中，所述移除該介電質的該部分包括執行垂直氧化物蝕刻以及執行水平氧化物蝕刻。
- 如申請專利範圍第1項所述的方法，其中，所述底切該組鰭片中的各鰭片包括執行水平矽蝕刻。
- 如申請專利範圍第3項所述的方法，其中，底切該組鰭片中的各鰭片導致各鰭片的部分具有約5奈米至約10奈米的寬度。
- 如申請專利範圍第1項所述的方法，其中，所述實質填 充該凹口包括共形沉積該絕緣體。
- 如申請專利範圍第1項所述的方法，復包括：在所述形成該氧化物以後並在所述形成該柵極介電質之前移除該保護覆蓋層。
- 如申請專利範圍第1項所述的方法，復包括：在所述移除該偽柵極之前，在該襯底上形成鰭式場效應電晶體，該鰭式場效應電晶體包括位於該襯底上的該組鰭片以及位於該組鰭片上方的該偽柵極。
- 如申請專利範圍第1項所述的方法，其中，所述形成該保護覆蓋層包括外延生長矽鍺。
- 一種形成積體電路結構的方法，該方法包括：在襯底上形成鰭式場效應電晶體，該鰭式場效應電晶體包括位於該襯底上的一組鰭片、位於該組鰭片上方的偽柵極以及將該組鰭片中的各鰭片與該組鰭片中的相鄰鰭片實質隔開的介電質；移除該偽柵極堆疊以暴露該組鰭片；在該組暴露鰭片上方形成保護覆蓋層；移除該組鰭片中各鰭片的每側上的介電質的部分；藉由移除該組鰭片中的各鰭片的部分來底切該組鰭片中的各鰭片，以形成設於該保護覆蓋層下方的凹口；用絕緣體實質填充各凹口；在該組鰭片中的各鰭片上方形成柵極介電質；以及在該柵極介電質上方形成柵極導體，從而形成該積 體電路結構。
- 如申請專利範圍第9項所述的方法，其中，所述移除該介電質的該部分包括執行垂直氧化物蝕刻以及執行水平氧化物蝕刻。
- 如申請專利範圍第9項所述的方法，其中，底切該組鰭片中的各鰭片包括執行水平矽蝕刻。
- 如申請專利範圍第11項所述的方法，其中，底切該組鰭片中的各鰭片導致各鰭片的部分具有約5奈米至約10奈米的寬度。
- 如申請專利範圍第9項所述的方法，其中，所述實質填充該凹口包括共形沉積該絕緣體。
- 如申請專利範圍第9項所述的方法，復包括：在所述形成該氧化物以後並在所述形成該柵極介電質之前移除該保護覆蓋層。
- 一種鰭式場效應電晶體，包括：位於襯底上的一組鰭片，該組鰭片中的各鰭片藉由介電質與該組鰭片中的相鄰鰭片隔開；其中，該組鰭片中的各鰭片包括第一部分，該第一部分具有與該鰭片的其餘部分相比較小的寬度；絕緣體，設於該介電質上方並與該組鰭片中的各鰭片的該第一部分相鄰；柵極介電質，設於該絕緣體的部分上方以及該組鰭片中的各鰭片的第二部分上方，其中，該柵極介電質接 觸該絕緣體的整個側壁；以及柵極導體，位於該柵極介電質上方，其中，該組鰭片中的各鰭片的該第一部分被該柵極導體覆蓋。
- 如申請專利範圍第15項所述的鰭式場效應電晶體，復包括保護覆蓋層，設於該柵極介電質與該組鰭片中的各鰭片的該第二部分之間。
- 如申請專利範圍第15項所述的鰭式場效應電晶體，其中，該組鰭片中的各鰭片的該第一部分包括約5奈米至約10奈米的寬度。
- 如申請專利範圍第15項所述的鰭式場效應電晶體，其中，該柵極介電質包括氧化矽。
- 如申請專利範圍第15項所述的鰭式場效應電晶體，其中，該柵極導體包括鎢、鉭及鈦的至少其中一種。
- 如申請專利範圍第15項所述的鰭式場效應電晶體，其中，該絕緣體包括二氧化矽、氧氮化矽、氟化二氧化矽或氟化氧氮化矽的至少其中一種。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US15/044,431 | 2016-02-16 | ||
| US15/044,431 US9786765B2 (en) | 2016-02-16 | 2016-02-16 | FINFET having notched fins and method of forming same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201735185A TW201735185A (zh) | 2017-10-01 |
| TWI624876B true TWI624876B (zh) | 2018-05-21 |
Family
ID=59561791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW106102381A TWI624876B (zh) | 2016-02-16 | 2017-01-23 | 具有凹口鰭片的ｆｉｎｆｅｔ及其形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9786765B2 (zh) |
| CN (1) | CN107086249B (zh) |
| TW (1) | TWI624876B (zh) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102287271B1 (ko) * | 2014-06-26 | 2021-08-06 | 인텔 코포레이션 | 도핑된 하위 핀 영역을 가진 오메가 핀을 갖는 비 평면 반도체 디바이스 및 이것을 제조하는 방법 |
| CN107636837B (zh) * | 2015-06-26 | 2021-11-30 | 英特尔公司 | 具有局部化副鳍隔离的高电子迁移率晶体管 |
| US10224414B2 (en) * | 2016-12-16 | 2019-03-05 | Lam Research Corporation | Method for providing a low-k spacer |
| US10665569B2 (en) * | 2017-05-25 | 2020-05-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Vertical transistor device and method for fabricating the same |
| US10276689B2 (en) * | 2017-06-07 | 2019-04-30 | Globalfoundries Inc. | Method of forming a vertical field effect transistor (VFET) and a VFET structure |
| DE102018126911A1 (de) | 2017-11-30 | 2019-06-06 | Intel Corporation | Gate-Schnitt und Finnentrimmisolation für fortschrittliche Integrierter-Schaltkreis-Struktur-Fertigung |
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Also Published As
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|---|---|
| CN107086249B (zh) | 2021-02-05 |
| TW201735185A (zh) | 2017-10-01 |
| US20170236917A1 (en) | 2017-08-17 |
| CN107086249A (zh) | 2017-08-22 |
| US9786765B2 (en) | 2017-10-10 |
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