CN109309126B - 在vfet结构的处理期间在栅极区中长度的控制 - Google Patents

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Abstract

本发明涉及在VFET结构的处理期间在栅极区中长度的控制，其中，形成垂直FinFET包括在基板上形成半导体鳍片，并且在半导体鳍片的上表面上具有鳍片掩模；使造成该鳍片掩模的该半导体鳍片侧向凹陷；在该已凹陷半导体鳍片及该鳍片掩模上形成保形栅极衬垫，其中，该保形栅极衬垫包括围绕该鳍片掩模的第一部分、及围绕该等已凹陷鳍片并且以该保形栅极衬垫的厚度与该鳍片掩模分开的第二部分；形成与该保形栅极衬垫的该第二部分侧向相邻的栅极掩模；移除该保形栅极衬垫的该第一部分；移除该栅极掩模以使该保形栅极衬垫的剩余第二部分曝露；以及形成与该保形栅极衬垫的该第二部分相连的栅极接触部，该保形栅极衬垫的该剩余第二部分界定栅极长度。

Description

在VFET结构的处理期间在栅极区中长度的控制
技术领域
本发明关于积体电路(IC)结构的垂直场效电晶体(垂直FinFET)装置的处理，并且更特别的是，关于该结构形成期间控制垂直FinFET的栅极区的长度的方法。
背景技术
先进的IC制造需要形成个别电路组件，例如：诸如场效电晶体(FET)的电晶体、以及基于特定电路设计的类似者。FET大体上包括源极、漏极以及栅极接端。该栅极接端置放于该等源极与漏极接端之间，并且控制该等源极与漏极接端之间的电流。电晶体可形成于基板上方，并且可与例如层间介电(ILD)层的绝缘介电层电隔离。可穿过该介电层形成连至各该源极、漏极及栅极接端的接触部，以便在该等电晶体与可继其它金属阶中的电晶体后形成的其它电路组件之间提供电连接。
按照习知，FET为水平电晶体，其中，基板上或内的源极与漏极接端彼此相邻，而该基板上方的该等源极与漏极接端之间侧向布置栅极接端。然而，垂直电晶体近来已在本领域受到关注。垂直FinFET与习知FET的差异在于诸源极及/或漏极接端的其中一者位于另一(些)源极及/或漏极接端上方，而栅极接端垂直置于两者之间。垂直FinFET与其它电晶体之间的实体差异可与处理及装置效能方面的对应差异相关联。与形成垂直FinFET结构相关联的诸多技术挑战的其中一者正控制着垂直FinFET的栅极结构大小，亦即使栅极结构保持在预定垂直长度内。为了控制垂直FinFET中栅极的长度，电路制作商可凭靠干涉仪来产生用于使栅极及其它装置结构调整尺寸及形成的信号。至于垂直FinFET，干涉仪信号在具有较大浅沟槽隔离(STI)的结构方面可能功效不大，原因例如在于干涉仪信号与STI侧壁之间可能有干扰。在一些情况下，例如装置的图型密度逐渐变高，习知的处理对于用以减轻干扰的掩模(mask)材料可能未完全顾及实体限制。
发明内容
本发明的第一态样提供一种形成垂直FinFET的方法，该方法包括：在基板上形成半导体鳍片，并且在其上表面上具有鳍片掩模；使该半导体鳍片侧向凹陷，造成该鳍片掩模在该鳍片上方外伸；在该已凹陷半导体鳍片及该鳍片掩模上形成保形栅极衬垫，其中，该保形栅极衬垫包括围绕该鳍片掩模的第一部分、及围绕该等已凹陷鳍片并且以该保形栅极衬垫的厚度与该鳍片掩模分开的第二部分；形成与该保形栅极衬垫的该第二部分侧向相邻的栅极掩模；移除该保形栅极衬垫的该第一部分，其中，该保形栅极衬垫的该第二部分在该第一部分的该移除之后保持原封不动；移除该栅极掩模以使该保形栅极衬垫的该剩余第二部分曝露；以及形成与该保形栅极衬垫的该剩余第二部分相连的栅极接触部，其中，该栅极的长度由该保形栅极衬垫的该剩余第二部分所界定。
本发明的第二态样提供一种形成垂直FinFET的方法，该方法包括：在基板上形成半导体鳍片，其上表面上具有鳍片掩模；使该半导体鳍片侧向凹陷，造成该鳍片掩模在该鳍片上方外伸；在该已凹陷半导体鳍片及该鳍片掩模上形成保形栅极衬垫，其中，该保形栅极衬垫包括围绕该鳍片掩模的第一部分、及围绕该等已凹陷鳍片并且以该保形栅极衬垫的厚度与该鳍片掩模分开的第二部分；在该保形栅极衬垫上形成内间隔物；在该内间隔物位在该鳍片掩模上面的一部分上形成中间掩模，以垂直包覆该保形栅极衬垫及该内间隔物相邻于该已凹陷半导体鳍片的垂直部分；进行定向性蚀刻以移除该保形栅极衬垫及该内间隔物直接位在该基板上面、且未受该中间掩模垂直包覆的部分；移除该中间掩模；形成与该保形栅极衬垫的该第二部分侧向相邻的栅极掩模；移除该保形栅极衬垫的该第一部分、及该内间隔物未受该栅极掩模包覆的部分，其中，该保形栅极衬垫的该第二部分、及该内间隔物的一部分在该第一部分的该移除之后保持原封不动；移除该栅极掩模以使该保形栅极衬垫的该剩余第二部分、及该内间隔物的该剩余部分曝露；以及形成与该保形栅极衬垫的该剩余第二部分相连的栅极接触部，其中，该栅极的长度由该保形栅极衬垫的该剩余第二部分所界定。
本发明的第三态样提供一种形成积体电路(IC)结构的方法，该方法包括：在基板上形成半导体鳍片，并且在其上表面上具有鳍片掩模；使该半导体鳍片侧向凹陷，造成该鳍片掩模在该鳍片上方外伸；形成侧向相邻于该半导体鳍片及该鳍片掩模的牺牲介电层；移除该鳍片掩模以在该牺牲介电层内形成凹穴，其中，移除该鳍片掩模使该半导体鳍片的上表面曝露；在该半导体鳍片的该受曝露上表面上形成源极/漏极区，该源极/漏极区位在该凹穴内；移除该牺牲介电层；以及在该已凹陷半导体鳍片上形成保形栅极衬垫，该保形栅极衬垫以该保形栅极衬垫的厚度与该源极/漏极区分开；以及形成连至该保形栅极衬垫的栅极接触部，其中，该栅极的长度由该已凹陷半导体鳍片上的该保形栅极衬垫所界定。
附图说明
本发明的这些及其它特征经由以下本发明各项态样的详细说明，搭配绘示本发明各项具体实施例的附图，将得以更加轻易了解，其中：
图1提供待根据本发明处理的基板及成对半导体鳍片的截面图。
图2提供根据本发明在诸半导体鳍片之间形成间隔物的截面图。
图3根据本发明，提供受侧向凹陷而使得鳍片掩模在鳍片上方外伸的半导体鳍片的截面图。
图4提供根据本发明使保形栅极衬垫在鳍片及鳍片掩模上形成的截面图。
图5提供根据本发明在与保形栅极衬垫相邻处形成栅极掩模的截面图。
图6提供根据本发明将保形栅极衬垫的一些受曝露部分移除的截面图。
图7提供根据本发明将保形栅极衬垫的剩余栅极介电质移除的截面图。
图8提供根据本发明将栅极掩模移除的截面图。
图9提供根据本发明形成氮化物衬垫及中间掩模的截面图。
图10根据本发明，提供氮化物衬垫在相邻于鳍片处遭受移除的部分的截面图。
图11提供根据本发明形成层间介电质(ILD)的截面图。
图12提供根据本发明的进一步实作态样使内间隔物及中间掩模在保形栅极衬垫上形成的截面图。
图13提供根据本发明的进一步实作态样将内间隔物及保形栅极衬垫的部分移除并且使栅极掩模形成的截面图。
图14提供根据本发明的进一步实作态样将栅极掩模上面的保形栅极衬垫移除的截面图。
图15提供根据本发明的进一步实作态样将栅极掩模移除的截面图。
图16提供根据本发明的进一步实作态使绝缘衬垫及ILD形成的截面图。
图17提供根据本发明的进一步实作态样使牺牲绝缘物在已凹陷半导体鳍片及鳍片掩模上形成的截面图。
图18提供根据本发明的进一步实作态样使牺牲介电层形成的截面图。
图19提供根据本发明的进一步实作态样将鳍片掩模移除的截面图。
图20提供根据本发明的进一步实作态样使一组源极/漏极间隔物形成的截面图。
图21提供根据本发明的进一步实作态样使源极/漏极区在半导体鳍片上生长的截面图。
图22提供根据本发明的进一步实作态样将牺牲介电层移除的截面图。
图23提供根据本发明的进一步实作态样使初始保形栅极衬垫在半导体鳍片及源极/漏极区上形成的截面图。
图24提供根据本发明的进一步实作态样使栅极掩模在诸半导体鳍片之间形成的截面图。
图25提供根据本发明的进一步实作态样将初始保形栅极衬垫在栅极掩模上面的部分移除的截面图。
图26提供根据本发明的进一步实作态样将栅极掩模移除的截面图。
图27提供根据本发明的进一步实作态样使氮化物衬垫及中间掩模形成的形成截面图的截面图。
图28提供根据本发明的进一步实作态样将相邻于半导体鳍片的氮化物衬垫及保形栅极衬垫移除的截面图。
图29提供根据本发明的进一步实作态样使ILD形成的截面图。
图30提供根据本发明的进一步实作态样使内间隔物及中间掩模形成的截面图。
图31根据本发明的进一步实作态样，提供将诸半导体鳍片之间的保形栅极衬垫及内间隔物移除的截面图。
图32提供根据本发明的进一步实作态样使栅极掩模在诸半导体鳍片之间形成的截面图。
图33提供根据本发明的进一步实作态样将内间隔物、及保形栅极衬垫在栅极掩模上面的一部分移除的截面图。
图34提供根据本发明的进一步实作态样将栅极掩模移除的截面图。
图35提供根据本发明的进一步实作态样将栅极介电质移除及使氮化物衬垫形成的截面图。
图36提供根据本发明的进一步实作态样使ILD在分离区上方形成的截面图。
图37根据本发明的具体实施例，提供垂直FinFET的截面图。
注意到的是，本发明的图式并未按照比例。该等图式用意仅在于绘示本发明的典型态样，因而不应该视为限制本发明的范畴。在图式中，相似的数符代表该等图式之间相似的组件。
符号说明：
100 先驱物结构 102 基板
112 鳍片 112R 已凹陷鳍片
114 鳍片掩模 120 间隔物
130 保形栅极衬垫 130a 部分
130b 部分 132 栅极介电膜
134 导电栅极层 140 栅极掩模
150 氮化物衬垫 152 中间掩模
160 ILD 200 结构
210 内间隔物 220 牺牲衬垫
222 牺牲介电层 230 凹穴
232 源极/漏极间隔物 240 源极/漏极区
250 垂直FinFET结构 262 源极/漏极接触部
264 栅极接触部 L 侧向离距
SF 最下表面 SG 最上表面
T 初始厚度。
具体实施方式
本文中所述的各项具体实施例可在形成垂直电晶体的背景下实施，该垂直电晶体亦称为垂直场效电晶体或「垂直FinFET」。垂直电晶体因包括一组垂直堆迭接端而可与例如MOSFET、FINFET、穿隧FET、及/或其它类电晶体等其它电晶体组态区别开来。举例来说，垂直电晶体可包括垂直置于连至该电晶体的栅极接端下方的源极接端，具有将该栅极与该源极垂直分开的绝缘体。类似的是，该电晶体的漏极接端可置于该栅极接端上方并与的垂直分开，例如用另一绝缘材料来分开。与垂直电晶体的源极、漏极及/或栅极接端相连的接触部可侧向置于与相隔配置中共享介电层中的装置相邻处。此类垂直电晶体结构与例如连至各个接端的接触部仅穿过上覆层垂直延展至电晶体的其它装置形成对比。
本发明关于积体电路(IC)装置中垂直FinFET的处理，并且更尤指通过将保形栅极衬垫用于在垂直FinFET的源极/漏极与栅极区之间界定垂直离距来控制栅极长度。具体而言，本发明提供用于将保形栅极衬垫的部分掩蔽、及将该保形栅极衬垫未受掩模包覆的部分移除的各种技巧，使得对于该垂直FinFET，该保形栅极衬垫的厚度将栅极保形栅极衬垫的剩余部分与源极/漏极区的上覆部分分开。将所沉积保形栅极衬垫的厚度用于控制该垂直FinFET的栅极与源极/漏极区之间的垂直离距，如与习知的垂直FinFET处理作比较，可缩减栅极的垂直长度。将该保形栅极衬垫用于控制栅极长度，还可在使该装置的剩余部分形成完毕之后，使装置效能更可靠。图1至36展示根据本发明的具体实施例处理的结构的截面图。如本文所提，可在初始处理相同或类似先驱物结构之后，才实施根据本发明的任何变型或替代实作态样。图37绘示可通过本文中所述处理技巧来形成的垂直FinFET。
一开始，请参阅图1，所示为先驱物结构100。先驱物结构100可包括基板102。如图所示，基板102可包括能够处理成电晶体结构的任何目前已知或以后才开发的材料，并且可包括例如主体半导体层、上覆半导体绝缘体(SOI)基板等。基板102从而可上覆于具有相异材料及/或电气特性的一或多个其它材料层，为了更佳说明根据本发明用以形成IC结构的结构及程序，附图省略了此类材料层。基板102可包括可由任何目前已知或以后才开发的半导体材料，其可包括但不限于硅、锗、碳化硅、以及那些实质由具有化学式AlX1GaX2InX3AsY1PY2NY3SbY4所界定的组成物的一或多种III-V族化合物半导体所组成者，其中X1、X2、X3、Y1、Y2、Y3及Y4代表相对比例，各大于或等于零，而且X1+X2+X3+Y1+Y2+Y3+Y4＝1(1为总相对莫耳量)。其它合适的基板包括具有以下组成的II-VI族化合物半导体：ZnA1CdA2SeB1TeB2，其中A1、A2、B1及B2为各大于或等于零的相对比例，并且A1+A2+B1+B2＝1(1为总莫耳量)。再者，基板20的整体或其一部分可受应变。
先驱物结构100的基板102可通过在下伏结构上形成半导体材料来形成。根据一实施例，基板102可通过沉积及/或晶圆接合来形成，例如：通过布植氧(SIMOX)来进行分离。「沉积」一词于本文中使用时，可包括适用于沉积的任何目前已知或以后才开发的技巧，包括但不局限于例如：化学气相沉积(CVD)、低压CVD(LPCVD)、电浆增强型CVD(PECVD)、半大气压CVD(SACVD)高密度电浆CVD(HDPCVD)、快速热CVD(RTCVD)、超高真空CVD(UHVCVD)、有限反应处理CVD(LRPCVD)、有机金属CVD(MOCVD)、溅镀沉积、离子束沉积、电子束沉积、雷射辅助沉积、热氧化作用、热氮化作用、旋涂方法、物理气相沉积(PVD)、原子层沉积(ALD)、化学氧化作用、分子束外延(MBE)、镀覆、以及蒸镀。
仍请参阅图1，一或多个半导体鳍片(下文简称「鳍片」)可由基板102所形成。通过在半导体层的各个部分上方形成鳍片掩模114，并且将鳍片掩模114图型化及蚀刻，使得鳍片掩模114的一部分在希望有鳍片112处保持原封不动，可使各鳍片112形成。随后，可蚀刻原始半导体材料，使得基板102受鳍片掩模114包覆或保护的部分形成鳍片112。鳍片掩模114可包括二氧化硅及/或氮化硅、或所属技术领域已知的任何其它硬罩。可将鳍片掩模114细分成多层材料。根据一实施例，鳍片掩模114可包括多层相异掩模材料，例如二氧化硅沉积层，其上有一层氮化硅，还包括置于氮化硅层上的二氧化硅覆盖层。尽管所示为两个鳍片112，据了解，基板102上可形成任何数目的鳍片112(例如：一个鳍片、五个鳍片、一百个鳍片、一千或更多个鳍片等)而不脱离本发明的态样。本文中所述的具体实施例从而可操作用于处理一个鳍片112及/或多个鳍片112。亦据了解，基板102上可通过其它技巧来形成鳍片112，有一些技巧可包括不同掩模114及/或可不包括掩模114。此类方法例如可包括将心轴图型化，并在之后于基板102上通过外延界定使鳍片112形成。基板102附有受曝露上表面的一部分可使相邻鳍片112彼此侧向分开。
「外延生长(epitaxial growth)及/或沉积」及「外延形成及/或生长」等词意为在半导体材料亦称为「晶种层」的沉积表面上生长半导体材料，其中，该半导体材料可与该沉积表面的半导体材料具有相同的结晶特性。在外延沉积程序中，来源气体所提供的化学反应剂受到控制，而系统参数设定成使得沉积原子以足以在半导体基板的沉积表面上绕动的能量抵达该沉积表面，并且沉积原子本身的取向符合沉积表面原子的晶体排列。因此，外延半导体材料与可在其上形成的沉积表面可具有相同的结晶特性。举例而言，{100}晶体表面上的外延半导体材料可有{100}取向。在一些具体实施例中，外延生长及/或沉积程序对于在半导体表面上的形成可有选择性，并且可不在诸如二氧化硅或氮化硅表面的介电质表面上沉积材料。
现请参阅图2，可形成间隔物120以使诸鳍片112彼此实体及电气分开。根据一实施例，间隔物120可通过沉积与蚀刻的组合予以在诸鳍片112之间基板102上形成。间隔物120可包括任何习知的间隔物材料，例如氧化物。如图2所示，间隔物120可上覆于基板102的一部分，并且可侧向毗连各别鳍片112的垂直部分。
请参阅图3，本发明的具体实施例可包括将(诸)鳍片112(第1至2图)的一部分移除，以在基板102与鳍片掩模114之间形成侧向凹陷的鳍片112R。可使鳍片112的部分侧向凹陷，以通过用于将半导体材料的靶部分移除的任何目前已知或以后才开发的程序来形成已凹陷鳍片112R。鳍片112有部分可侧向毗连间隔物120，虽然如此，鳍片112的此类部分由于与用于使鳍片112凹陷的一或多种蚀刻化合物及/或其它材料起反应，因此仍可部分凹陷。在此种情况下，鳍片112在间隔物120旁边及直接在基板102上面可具有不均匀宽度及/或几何形态。亦据了解，在一些情况下，可使鳍片112凹陷以先形成已凹陷鳍片112R再形成间隔物120，例如如图2所示。(多个)鳍片掩模114及间隔物120可保持实质原封不动，因为(多个)鳍片112受选择性蚀刻或按另一种方式定标，以供通过施用本文中所述一或多种选择性移除技巧进行移除。蚀刻为用以形成已凹陷鳍片112R的程序的一项实施例。
蚀刻大体上指称为将材料从基板(或该基板上形成的结构)移除，并且通常是用原位掩模来进行，以致可将材料选择性地从该基板的某些区域移除，同时在该基板的其它区域中留下不受影响的材料。图3中以向下取向的箭号采符号方式绘示蚀刻程序。蚀刻的类别大体上有两种：(i)湿蚀刻及(ii)干蚀刻。湿蚀刻是用溶剂(诸如酸或碱)来进行，该溶剂可就其选择性溶解给定材料(诸如氧化物)的能力来选择，同时，另一材料(诸如多晶硅或氮化物)则保持相对原封不动。此选择性蚀刻给定材料的能力是许多半导体制作程序的基本能力。湿蚀刻大体上会同位性蚀刻同质材料(例如：氮化物)，但湿蚀刻亦可各向异性蚀刻单晶材料(例如：硅晶圆)。干蚀刻可使用电浆来进行。电浆系统可通过调整电浆的参数在数种模式下运作。普通的电浆蚀刻产生含能自由基，中性带电，在晶圆的表面处起反应。由于中性粒子从所有角度侵袭晶圆，因此，此程序属于同位性。离子碾压、或溅镀蚀刻利用大约从一个方向接近晶圆的稀有气体的含能离子轰击晶圆，因此，此程序属于高度各向异性。反应性离子蚀刻(RIE)在介于溅镀与电浆蚀刻中间的条件下运作，并且可用于产生深、窄特征，诸如STI沟槽。已凹陷鳍片112R可通过等向性蚀刻来形成，使得各已凹陷鳍片112R的宽度在大小方面实质均匀。
为了控制已凹陷鳍片112R的形成，可控制蚀刻剂的量及总蚀刻时间，使得已凹陷鳍片112R在受蚀刻之后，呈现实质均匀的厚度。另外，鳍片掩模114在该蚀刻之后，可保持实质原封不动，使得诸鳍片掩模114各在其底下已凹陷鳍片112R上方外伸。(多个)鳍片掩模114可在该侧向凹陷之前，先实质保留鳍片112的原始侧壁间厚度，而已凹陷鳍片112R则可比置于其上表面上的(多个)对应鳍片掩模114具有更小侧壁间厚度。间隔物120可在各已凹陷鳍片112R的垂直表面上维持原位，上覆于其底下的基板102。已凹陷鳍片112R可包括置于间隔物120、及基板102的上表面上面的受曝露侧壁。已凹陷鳍片112R的所产生形状及大小从而可适用于依照本文中所述的进一步处理，形成用于垂直FinFET的栅极结构。
请参阅图4，根据本发明的方法可包括形成位在已凹陷鳍片112R的受曝露垂直表面、(多个)上覆鳍片掩模114的表面、及(在适用的情况下)间隔物120的受曝露部分上且与的接触的保形栅极衬垫130。保形栅极衬垫130可包括多层材料。具体而言，保形栅极衬垫130例如可包括用以使保形栅极衬垫130的其它部分与已凹陷鳍片112R实体分开的薄型与电绝缘栅极介电膜132。如附图所示，保形栅极衬垫130由于在曝露表面上受保形沉积，可实质仿效鳍片112R、鳍片掩模114、及(在适用的情况下)间隔物120的几何外形。在一些情况下，为了强调及/或清楚说明，保形栅极衬垫130可用放大的尺寸或表面轮廓来绘示。栅极介电膜132可由诸如SiO2等任何绝缘材料、或具有高介电常数的「高k」介电质所组成，该高介电常数例如可高于3.9。保形栅极衬垫130亦可包括栅极介电膜132的曝露表面上(通过例如沉积及/或其它合适程序)采保形方式形成的导电栅极层134。导电栅极层134可包括例如导电材料(例如：金属、掺杂多结晶硅等)的任何组合，用于提供连至(诸)已凹陷鳍片的电气接面，以界定电晶体结构的栅极接端，例如在(多个)对应的已凹陷鳍片112内界定及形成分离区。
保形栅极衬垫130的各个组件可通过沉积、及/或形成导电及介电材料等的其它目前已知或以后才开发的程序来形成，诸如在曝露表面上保形沉积栅极介电膜132，后面跟着在栅极介电膜132上保形沉积导电栅极层134。亦据了解，可形成具有不同结构及/或材料组合的不同类保形栅极衬垫130，但不脱离本发明的基本概念。在适用的情况下，间隔物120可置于保形栅极衬垫130与基板102之间，以在操作装置期间使相异区域结构性及电气分开。栅极介电膜132与导电栅极层134一起界定要根据本发明处理的保形栅极衬垫130。可基于其相对于鳍片112B及鳍片掩模114的位置将保形栅极衬垫130细分成两个部分130a、130b。第一部分130a如图所示，可在围绕鳍片掩模114前，先于其上受保形沉积。第二部分130b可围绕已凹陷鳍片112R。如图所示，鳍片掩模114上第一部分130a、及鳍片112R上第二部分130b的厚度可实质均匀，使得保形栅极衬垫130的厚度界定第一与第二部分130a、130b之间的离距(separation)。在整个前述说明中，对保形栅极衬垫130的参照可共同包括栅极介电膜132、导电栅极层134、第一部分130a及第二部分130b，除非另有注记。
请参阅图5，本发明可包括在保形栅极衬垫130的第二部分130b的上表面及侧壁上形成栅极掩模140，使得保形栅极衬垫130的第一部分130a包覆栅极掩模140的下伏部分。栅极掩模140进而可包覆保形栅极衬垫130的第二部分130b的部分并置于其上方。栅极掩模140可包括组配成用来保护下伏组件、并且能够耐受积体电路材料微影处理的一或多种目前已知或以后才开发的物质，例如：有机平坦化层(OPL)、软掩模材料、及/或其它光阻材料。
可将栅极掩模140初始沉积为单一层，用以包覆鳍片掩模114、及填充介于诸鳍片112R之间的任何空的空间。初始掩模材料层在形成之后，可使的向下定向凹陷，并且选择性地连至保形栅极衬垫130，以至第一部分130a的下表面下面。按照这种方式蚀刻掩模材料会使掩模材料的垂直部分抵靠第二部分130b的侧壁，并且位于第一部分130a下方，以形成实质U形或实质L形栅极掩模140。换句话说，栅极掩模140可包括置于基板102、间隔物120、及保形栅极衬垫130的侧向部分上面的第一区，所具高度等于或低于置于保形栅极衬垫130的侧壁表面旁边的栅极掩模140的高度。形成的栅极掩模140可直接相邻于保形栅极衬垫130的各部分130a、130b，同时包覆保形栅极衬垫130相邻于已凹陷鳍片112R的侧向部分。栅极掩模140从而可置于侧向表面上方，并且相邻于保形栅极衬垫130的第二部分130b的侧壁，保形栅极衬垫130的第一部分130a是曝露的。保形栅极衬垫130的初始厚度T可将栅极掩模140的最上表面SG与(多个)鳍片掩模114的最下表面SF分开。因此，在根据本发明的进一步处理中，保形栅极衬垫130的初始厚度可对后续形成的栅极区的大小设定限制。根据一实施例，厚度T可介于例如大约六纳米(nm)与大约八纳米之间。
现请一起参阅图6至7，栅极掩模140可保护材料的下伏部分，例如：保形栅极衬垫130的第二部分130b，使其免于随后续处理遭受移除。接着，可移除保形栅极衬垫130的第一部分130a，但不影响栅极掩模140下方的第二部分130b。在一例示性实作态样中，导电栅极层134(第4至5图)在第一部分130a中有部分通过选择性或非选择性蚀刻来移除，亦即未受栅极掩模140包覆及/或未侧向毗连栅极掩模140的部分。具体如图6所示，将栅极掩模140上面的导电栅极层134移除可使置于栅极掩模140上面已凹陷鳍片112R及鳍片掩模114上的栅极介电膜132的下伏部分曝露。具体如图7所示，置于栅极掩模140上面的第一部分130a中的剩余栅极介电膜132可接着例如通过用于移除介电材料的持续蚀刻及/或不同处理来移除，以使(多个)已凹陷鳍片112R及鳍片掩模114先前受保形栅极衬垫的第一部分130a涂布的部分裸露。保形栅极衬垫130的第二部分130b内所包括的栅极介电膜132及导电栅极层134可通过受栅极掩模140掩模而保持实质原封不动。移除保形栅极衬垫130的第一部分130a之后，保形栅极衬垫130的第一部分130a的初始厚度T可将剩余栅极介电膜132及导电栅极层134的最上表面SG与(多个)鳍片掩模114的最下表面SF分开。
现请参阅图8，本发明的具体实施例可包括选择性移除栅极掩模140以使保形栅极衬垫130的剩余第二部分130b曝露。栅极掩模140可通过用于移除一层掩模材料的任何目前已知或以后才开发的技巧来移除。根据本发明的方法例如可包括通过将材料从积体电路结构移除的一或多种目前已知或以后才开发的程序来剥除(多个)栅极掩模140，但不用将下伏材料图型化。保形栅极衬垫130的第二部分130b的剩余部分可包括栅极介电膜132及导电栅极层134的剩余区域。除了本文中所述的一或多个移除程序以外，用于移除(多个)栅极掩模140的进一步程序例如还可包括灰化。灰化大体上指称为通过挥发将绝缘及/或有机元素选择性移除，例如通过一或多种激烈氧化环境材料或技巧(例如：氧电浆灰化)来选择性移除。如本文中别处所述，例如基板102上方已凹陷鳍片112R与邻接已凹陷鳍片112R之间可形成与保形栅极衬垫130的第二部分130b相连的栅极接触部，用以提供垂直FinFET结构。
请参阅图9，所示为进一步绘示使用保形栅极衬垫130进行涂敷以在垂直FinFET中界定栅极长度的附加程序。举例而言，移除栅极掩模140之后，除了(多个)已凹陷鳍片112R及(多个)鳍片掩模114的曝露表面以外，本发明还可包括在保形栅极衬垫130的第二部分130b上形成氮化物衬垫150(举例来说，由目前已知或以后才开发的一或多种电绝缘氮化物化合物所组成)。氮化物衬垫150可将(多个)已凹陷鳍片112R及(多个)保形栅极衬垫130与随后形成的结构实体及电气分开。为了定标保形栅极衬垫130及氮化物衬垫150相邻于(多个)已凹陷鳍片112R的部分供后续处理及移除用，本发明的具体实施例可包括在(多个)氮化物衬垫150上形成中间掩模152。(多个)中间掩模152在形成之后，可置于已凹陷鳍片112R及对应的鳍片掩模114上面。(多个)中间掩模152可经调整尺寸以垂直包覆保形栅极衬垫130及氮化物衬垫150相邻于一个已凹陷鳍片112R的垂直取向部分。(多个)中间掩模152从而可保护(多个)氮化物衬垫150、以及栅极介电膜132与导电栅极层134的部分免于在该结构之后续定向性蚀刻中遭受移除。中间掩模152可包括本文中所述相对于栅极掩模140(图5至7)的一或多种例示性掩模材料，或可由适用于保护(多个)已凹陷鳍片112R及/或(多个)鳍片掩模114的任何其它掩模材料所形成。
请参阅图10，如本文中所述保形栅极衬垫130相邻于鳍片112R、及未受(多个)中间掩模152垂直包覆的部分可遭受移除，而相同材料受(多个)中间掩模152垂直包覆及保护的其它部分则可保持原封不动。定向性蚀刻可用于移除受曝露材料，例如：未受(多个)中间掩模152包覆的氮化物衬垫150、栅极介电膜132、及/或导电栅极层134。将靶材料移除完毕之后，(多个)中间掩模152例如可通过适用于将掩模材料从结构移除的掩模剥除及/或其它技巧来移除。保形栅极衬垫130及氮化物衬垫140置于(多个)中间掩模152下方的部分在蚀刻之后可保持原封不动。
现请参阅图11，根据本发明的进一步处理可包括形成侧向相邻于已凹陷鳍片112R的层间介电材料(ILD)160，使得ILD 160包覆氮化物衬垫150及保形栅极衬垫130的下伏部分。ILD 160可包括适用于将IC结构的诸相异层件结构性分开、及用以使与后续形成的垂直FinFET相连的阻障物形成的介电材料的一或多个层件、膜件等。根据本发明的进一步处理可包括定标供凭借半导体结构进行取代用的(多个)鳍片掩模114以界定装置的源极/漏极接端。如本文中别处所提，(多个)鳍片掩模114可通过蚀刻来移除，然后通过所沉积或以后外延生长的经掺杂半导体材料来取代。由本文中所述程序产生的结构200可包括以初始形成的第一区130a中保形栅极衬垫130的厚度T与(多个)鳍片掩模114垂直分开的保形栅极衬垫130的剩余第二部分130b。根据本发明的程序对于控制或按另一种方式限制使垂直FinFET结构某部分形成的栅极介电膜132、及导电栅极层134的长度(经测量，例如垂直起自基板102)可有效。
在继续后续图式之前，注意到的是，其它图12至36中有一些图绘示施用于其它结构(例如：前述说明中所示的一或多种结构)的多个中间程序的结果。所提供的多个程序步骤的此类描述涉及本文中相对于图1至11所述多种处理技巧的实作态样。因此，据了解，图12至36中可一起应用及绘示本文中相对于图1至11中一或多者所述的各种技巧，而且在适当情况下，可组合及/或取代本文中所述的各种处理技巧，但不脱离本发明的基本技术概念及特性。再次强调的是，本文中所述及附加的图1至36中所示的程序反映本文中所述在实作态样方面有变异可能的类似或等同的处理概念集合。
上述具体实施例中，先处理保形栅极衬垫130以界定电晶体栅极的大小，再移除保形栅极衬垫130相邻于已凹陷鳍片112R的其它部分，与其截然不同的是，本发明的具体实施例可包括使这些程序的顺序反过来。举例而言，根据本发明形成垂直FinFET可包括先移除保形栅极衬垫130的部分，再通过修改或变更本文中所述其它程序的顺序，使用保形栅极衬垫130界定电晶体栅极的大小。请一起参阅图5及12，本发明可包括先在保形栅极衬垫130的导电栅极层134上形成内间隔物210，再掩蔽或移除保形栅极衬垫130的任何部分。内间隔物210可通过用于在受曝露结构上采保形方式形成间隔物材料的任何目前已知或以后才开发的程序来形成。特别的是，导电栅极层134的曝露表面上可通过保形沉积来形成内间隔物210。
内间隔物210例如可包括一或多种电绝缘材料，其包括(不限于)一或多种氧化物化合物、氮化物化合物等。根据一具体实施例，内间隔物210可包括氮化硅(SiN)材料。除了前述以外，内间隔物210例如还可包括惯用于以一层绝缘材料将两个层件垂直分开的任何材料，诸如氮化硅、氧化硅、氟化二氧化硅(FSG)、氢化碳氧化硅、多孔碳氧化硅、硼磷硅酸盐玻璃(BPSG)、硅倍半氧烷、碳掺杂氧化物(即有机硅酸盐)(其包括硅、碳、氧、及/或氢的原子)、热固性聚次芳基醚、SiLK(可得自Dow Chemical Corporation的聚次芳基醚)、可得自JSR Corporation的含有聚合物材料的旋涂硅-碳、其它低介电常数(<3.9)材料、或其层件。
形成内间隔物210之后，可选择性移除保形栅极衬垫130介于诸鳍片112R之间的部分。首先，内间隔物210上形成一组中间掩模152，用以垂直包覆保形栅极衬垫130及内间隔物210的垂直取向部分，并且用以保护内间隔物210的受包覆部分下面的材料免受处理。(多个)中间掩模152可接触及上覆于内间隔物210，导电栅极层134置于内间隔物210下面，而栅极介电膜132置于导电栅极层134下面，如以上所述。(多个)中间掩模152由于是在内间隔物210的顶端上形成，故可置于(多个)对应鳍片掩模114上方。该结构之后续处理可包括定向性蚀刻未受(多个)中间掩模152包覆的材料。形成(多个)中间掩模152保护内间隔物210的受包覆部分、以及鳍片掩模114、栅极介电膜132及导电栅极层134的下伏部分免于在这些后续程序期间遭受移除。
邻接的已凹陷鳍片112R之间基板102上面的空间可以没有(多个)中间掩模152。(多个)中间掩模152亦可经调整尺寸，使得内间隔物210与(多个)鳍片掩模114的侧壁侧向相连的部分未受中间掩模152包覆。该结构的后续处理可包括使用(多个)中间掩模152来定标及移除栅极介电膜132、导电栅极层134及内间隔物210未受(多个)中间掩模152包覆的部分。这些材料置于(多个)中间掩模152下面的其它部分，包括第一与第二部分130a、130b，可在定向性蚀刻期间保持原封不动。
请参阅图13，所示程序用于定向性蚀刻未以中间掩模152包覆的内间隔物210、以及保形栅极衬垫130的栅极介电膜132及导电栅极层134。移除介于诸已凹陷鳍片112R之间的栅极衬垫130及内间隔物210可使间隔物120的下伏部分、及/或基板102的部分曝露。在这项实施例中，栅极掩模140可在藉助中间掩模152将内间隔物210、栅极介电膜132及栅极导电层134移除之后才形成。尽管程序顺序不同，仍可采用以上相对于图6至8所述相同之方式，在诸已凹陷鳍片112R之间侧向形成栅极掩模140。在这种情况下，虽然是在栅极掩模140之前先形成内间隔物210，栅极掩模140仍可侧向毗连内间隔物210的剩余部分，使得内间隔物210侧向插置于保形栅极衬垫130与栅极掩模140之间。如相对于图6至8中所示的程序所提，栅极掩模140可经调整尺寸，使得第一部分130a内保形栅极衬垫130的厚度T将各鳍片掩模114的最下表面SF与栅极掩模140的最上表面SG分开。栅极掩模140从而可包覆及侧向毗连保形栅极衬垫130的第二部分130b、及内间隔物210将第二部分130b涂布的部分。保形栅极衬垫130a的第一部分130a、及内间隔物210将第一部分130a涂布的部分可留在栅极掩模140上面受曝露。
现请参阅图14，本发明的具体实施例可包覆保形栅极衬垫130及内间隔物210未受栅极掩模140包覆的部分。根据本文中别处例如相对于第6至8图所述用于移除保形栅极衬垫130的程序，可移除保形栅极衬垫130的第一部分130a、及内间隔物210将第一部分130a涂布的部分。单一或重复蚀刻可移除保形栅极衬垫130的第一部分130a、及内间隔物210将第一部分130a涂布的部分，以使已凹陷鳍片112R及鳍片掩模114未受栅极掩模140包覆的下伏部分曝露。保形栅极衬垫130的第二部分130b、及内间隔物210的部分可在栅极掩模140下方保持原封不动。如对照本文中所述其它程序所提，将保形栅极衬垫的第一部分130a、及内间隔物210在栅极掩模210上方的部分移除，可造成保形栅极衬垫130的厚度T将鳍片掩模114与保形栅极衬垫130分开。无论程序顺序的任何差异如何，保形栅极衬垫130的厚度界定保形栅极衬垫130的第二部分130b与鳍片掩模114之间的厚度T，藉以限制保形栅极衬垫130的剩余部分的大小。
请一起参阅图15及16，本发明的具体实施例可包括进一步处理实质根据本文中所述其它程序及/或具体实施例的所产生结构。图15例如绘示根据本文中所述的其它程序，移除栅极掩模140使保形栅极衬垫130的剩余第二部分130b、及内间隔物210曝露的程序。通过剥除及/或按另一种方式选择性移除置于基板102上方的任何掩模材料，可将栅极掩模140移除。图16绘示先在已凹陷鳍片112R、鳍片掩模114、保形栅极衬垫130、内间隔物210等的曝露表面上进行氮化物衬垫150的后续形成，再于其上形成ILD 160。产生的IC结构200可例如因处理变异而在保形栅极衬垫130的第二部分130b上包括内间隔物210的剩余部分，但按另一种方式可结构性类似或等同于本文中(例如相对于图11)所述的其它IC结构200。接着，通过本文中所述、或所属技术领域中已知用以从半导体材料形成垂直FinFET结构的一或多种程序，可将IC结构200处理成在保形栅极衬垫130及后续形成的源极/漏极区之间具有垂直离距的垂直FinFET结构。
本文中所述的各项具体实施例已提出随着形成保形栅极衬垫130有鳍片掩模114留在原位的「栅极后制」处理方案。请一起参阅图3及17，根据本发明的进一步处理可提供「栅极先制」处理方案。本文中相对于第4至16图所述的各项具体实施例例如可经修改以符合先将栅极材料形成完毕后才用源极/漏极区取代鳍片掩模114的情况。本文中的具体实施例亦可用来在栅极前先形成电晶体的源极/漏极材料时，控制垂直FinFET中栅极的大小。正如其它具体实施例，保形栅极衬垫130的厚度可将各半导体鳍片上所产生的源极/漏极区与保形栅极衬垫130的下伏剩余部分分开。
图17绘示为了准备在(多个)已凹陷鳍片112R上形成源极/漏极而将图3的结构进一步修改的程序。使已凹陷鳍片112R与间隔物120形成完毕之后，本发明例如可包括在已凹陷鳍片112R、鳍片掩模114及(在适用的情况下)间隔物120的曝露表面上形成一组牺牲衬垫220。牺牲衬垫220可包括本文中所述的电绝缘材料，并且在一实施例中，可由一或多种氧化物材料(例如：二氧化硅(SiO2))所形成。可形成牺牲衬垫220，通过沉积将已凹陷鳍片112R及鳍片掩模114的表面保形涂布，以保护受涂布材料免因后续形成的材料区而受到影响。
请参阅图18，本发明可包括在基板102、近接已凹陷鳍片112R及鳍片掩模114上面形成牺牲介电层222。倘若牺牲介电层220已先形成，可直接安置与牺牲介电层220接触的牺牲介电层222。牺牲介电层222可作用为用以允许移除及取代鳍片掩模114的初步ILD材料。接着，可移除牺牲介电层222以容许形成及处理其它结构。牺牲介电层222可通过沉积、及/或形成绝缘材料的任何其它程序来形成。形成牺牲介电层222之后，可(通过施用化学机械研磨(CMP)或类似程序)使(多个)鳍片掩模114、(多个)牺牲衬垫220及牺牲介电层222的上表面平坦化，以造成(多个)鳍片掩模114的上表面与牺牲介电层222的上表面实质共面，如图18所示。
请参阅图19，本发明可包括以垂直FinFET的源极/漏极组件取代鳍片掩模114(图1至18)的进一步处理。如图所示，鳍片掩模114可通过选择性蚀刻及/或用于将鳍片掩模114的掩模材料从结构移除的其它技巧来移除，同时留下其它材料(例如：牺牲衬垫220及牺牲介电层222)实质原封不动。此类处理的一实施例例如可包括用氮化物选择性湿蚀刻剂将鳍片掩模114的组成物(其举例来说，可包括氮化物)选择性蚀刻，以留下其它材料(例如：牺牲衬垫220及/或牺牲介电层222的氧化物化合物)实质原封不动。移除鳍片掩模114的位置可界定置于已凹陷鳍片112R上方的一或多个凹穴230。移除鳍片掩模114可使各下伏已凹陷鳍片112R的上表面在对应凹穴230的底端处曝露。
请参阅图20，本发明可包括使电晶体的源极/漏极组件形成前的进一步处理。特别的是，本发明可包括例如通过选择性或非选择性蚀刻牺牲衬垫220，将牺牲衬垫220位在各凹穴内的部分选择性移除。至于非选择性蚀刻，牺牲衬垫220及牺牲介电层222的蚀刻率差异可造成牺牲衬垫220快速遭受移除，但实质不影响牺牲介电层222。根据本发明的方法可包括例如随后通过绝缘材料上的选择性沉积，于凹穴230的侧壁上形成一或多个源极/漏极间隔物232，如图20所示。选择性沉积可防止源极/漏极间隔物232在凹穴230内已凹陷鳍片112R的受曝露部分上形成。至于非选择性沉积，随后可蚀刻源极/漏极间隔物232，以移除其置于(多个)已凹陷鳍片112R上的部分。
接着，请参阅图21，本发明的具体实施例例如可包括在已凹陷鳍片112R的受曝露上表面上形成一或多个源极/漏极区240。源极/漏极区240可包括任何目前已知或以后才开发的半导体材料，其内可包括掺质，从而可相对于基板102及/或已凹陷鳍片112R具有类似或等同组成。源极/漏极区240例如可通过沉积或外延生长来形成。至于外延生长，可直接在(多个)已凹陷鳍片112R上、及侧向相邻于(多个)内间隔物210处，形成适合当作电晶体的源极/漏极区使用的材料区域，用以实质填充通过早先处理所形成的(多个)凹口230(图18至19)。(多个)源极/漏极区240例如可包括硅、硅锗或硅碳，并且可掺有习知的n型或p型掺质。可形成源极/漏极区240，使得各源极/漏极区240完整地填充对应凹口230，并且如(多个)鳍片掩模114(图1至18)，上覆于实质相同位置中的已凹陷鳍片112R。在又进一步具体实施例中，外延层130可由作业员在其上形成一层掺质(图未示)，然后将该层掺质退火来变更性质及/或组成。此类退火可造成掺质扩散到源极/漏极区240内，使其导电率及/或其它性质变更，例如在操作期间透过源极/漏极区240提供更高的导电率。
现请参阅图22，本发明可包括选择性移除牺牲介电层222(第18至21图)，以使已凹陷鳍片112、(多个)内间隔物210及源极/漏极区240曝露。牺牲介电层222例如可通过用于将介电材料从本文所述IC结构选择性移除的任何目前已知或以后才开发的程序来形成。在任一例中，待处理且在图22中所示的结构与图3所示者的差异仅在于存在源极/漏极间隔物232及源极/漏极区240取代(多个)鳍片掩模114(图1至18)。因此，显而易见的是，用以形成及修改保形栅极衬垫130的后续处理可根据本文中对照其它装置结构所述的一或多个程序来实施。无论所选择的方法或方法组合如何，本发明都可将保形栅极衬垫130的初始厚度用于界定保形栅极衬垫130的剩余部分与源极/漏极区240之间的离距。
请一起参阅图23至29，透过施用上述方法，具有(多个)已凹陷鳍片112R、源极/漏极间隔物232及源极/漏极区240的结构随后可通过形成保形栅极衬垫130、及使用保形栅极衬垫130界定垂直FinFET中的栅极大小来处理。更具体来说，图23至29绘示根据以上相对于图4至11所述相同步骤来处理的这种结构。举例来说，根据本发明的方法可包括在已凹陷鳍片112R、(多个)源极/漏极区240及源极/漏极间隔物232(例如图23中所示)的曝露表面上形成保形栅极衬垫130，例如栅极介电膜132及导电栅极层134。接着，本方法可继续在保形栅极衬垫130的第二部分130b上形成栅极掩模140，而第一部分130a是曝露的(例如图24中所示)。进一步处理可包括将保形栅极衬垫130的第一部分130a至少从(多个)源极/漏极区240及(多个)已凹陷鳍片112R移除，而保形栅极衬垫130的初始厚度T将保形栅极衬垫130的第二部分130b与源极/漏极区240分开(例如图25中所示)。本方法可接着继续移除栅极掩模140，以使保形栅极衬垫130的剩余部分曝露(例如图26中所示)。该结构的附加处理例如可包括形成氮化物衬垫150、及定标保形栅极衬垫130相邻于已凹陷鳍片112R处的部分，以供用中间掩模152进行移除(例如图27中所示)。移除保形栅极衬垫130的此类部分可先使间隔物120曝露，再将中间掩模152移除(例如图28中所示)。之后，IC结构200例如可通过在基板220、及近接已凹陷鳍片112R、源极/漏极区240上方形成ILD 160来形成，如本文中所述(例如图29中所示)。关于对栅极先制典范施用本文中所述的程序(例如：图22的结构)，相对于图1至11的随附说明完全适用于图23至29中所示的处理技巧。
请一起参阅图22及30至36，经由栅极先制典范产生有(多个)已凹陷鳍片112R、源极/漏极间隔物232及源极/漏极区240的结构(例如：图22的结构)的进一步处理可例如相对于图4及12至16，根据本文中所述的其它处理技巧，实质继续进行，以供先处理置于已凹陷鳍片112R相邻处的栅极衬垫，再界定介于源极/漏极区240与随后形成的栅极之间的垂直离距。为此，本发明可包括在已凹陷鳍片112R、间隔物120、(多个)源极/漏极区240及源极/漏极间隔物232(例如图30中所示)的曝露表面上形成保形栅极衬垫130，例如栅极介电膜132及导电栅极层134。进一步处理例如可包括在保形栅极衬垫130上形成内间隔物210，并且定标保形栅极衬垫130及内间隔物210相邻于已凹陷鳍片112R处的部分，以供通过用中间掩模152将内间隔物210的非目标区域包覆(亦例如图30中所示)。将中间掩模152外侧的保形栅极衬垫130及内间隔物210移除之后，可将中间掩模152移除(例如图31中所示)。接着，本方法可继续在保形栅极衬垫130的第二部分130b上形成栅极掩模140，而第一部分130a保持曝露并从而受定标以供移除。受曝露第一部分130a的厚度T可界定介于源极/漏极区240与保形栅极衬垫130在栅极掩模140下方的第二部分130b之间的离距。进一步处理可包括将保形栅极衬垫130的第一部分130a至少从栅极掩模140上面的(多个)源极/漏极区240及(多个)已凹陷鳍片112R移除(例如图33中所示)。保形栅极衬垫130的第一部分130a的初始厚度T藉此界定介于源极/漏极区240与保形栅极衬垫130的剩余第二部分130b之间产生的垂直离距。本方法可接着继续移除栅极掩模140，以使保形栅极衬垫130的剩余部分曝露(例如图34中所示)。除了已凹陷鳍片112R及源极/漏极区240(例如图35中所示)，进一步处理例如可包括在保形栅极衬垫130的剩余第二部分130b上形成氮化物衬垫150。之后，IC结构200例如可通过在基板220、及近接已凹陷鳍片112R、源极/漏极区240上方形成ILD 222来形成，如本文中所述(例如图36中所示)。关于对栅极先制典范施用本文中所述的程序(例如：图22的结构)，相对于图1至11的随附说明完全适用于图30至36中所示的各种处理技巧。无论适用的处理方案及/或技巧组合如何，进一步处理例如可包括形成与IC结构200的栅极及源极/漏极部分相连的接触部以产生操作性电晶体装置，例如一或多种垂直FinFET结构或依照任何目前已知或以后才开发的处理技巧集合的其它电晶体结构。
请参阅图37，本发明提供用以形成垂直FinFET结构250的处理方法。图37中所示的各个附加组件可依照习知处理技巧来形成，其可保持操作性以供在结构200上使用，但不对其进行显着修改。垂直FinFET结构250可包括在ILD 160内形成、以及在基板102的源极/漏极、及源极/漏极区240上直接形成的一组源极/漏极接触部262。源极/漏极接触部262例如可通过在ILD 160内形成各别凹穴、及用源极/漏极接触部262填充该等凹穴来形成。在形成及处理保形栅极衬垫130前未先移除鳍片掩模114(图1至18)的情况下，可移除鳍片掩模114(例如通过蚀刻或其它移除程序来移除)以形成附加凹穴，可用半导性材料将该附加凹穴填充以建立源极/漏极区240。虽然所示源极/漏极接触部262是位在图37的相同截面内，据了解，一或多个源极/漏极接触部262可在页面的平面前或后的诸平面内形成，及/或部分延展到该等平面内。按照类似方式，ILD 160置于保形栅极衬垫130的至少一部分上方的部分可遭受移除并且用栅极接触部264来填充，其可形成与保形栅极衬垫130的一或多个区域相连的电连接。亦据了解，基板102、保形栅极衬垫130及/或源极/漏极接触部240有部分可通过于其中形成硅化物区而具有更大的导电率，例如可通过在半导体材料上形成导电金属、及将该金属退火使其溶解到该半导体材料内来提升导电率。
保形栅极衬垫130可藉以因为根据本发明受处理而作用为垂直电晶体结构250的栅极区。如图所示，保形栅极衬垫130的初始厚度T可继续界定各保形栅极衬垫130的剩余部分与各源极/漏极区240之间的离距。再者，本文中所述的各种处理技巧可界定垂直FinFET结构250的其它部分。举例来说，倘若已凹陷半导体鳍片112R与位在基板102上方的邻接已凹陷半导体鳍片112R之间基板102上方形成栅极接触部264，介于保形栅极衬垫130相邻于半导体鳍片112R的侧壁与栅极接触部264连至保形栅极衬垫130的侧壁之间的侧向离距(lateral separation)L至多可大约为4.5纳米(nm)。侧向离距L可藉以使所产生的电晶体结构的部分与连至相同电晶体结构的接触部电绝缘，而基板102上则保存侧向空间。
本方法如以上所述，用于制作积体电路芯片。产生的积体电路芯片可由制造商以空白晶圆形式(也就是说，作为具有多个未封装芯片的单一晶圆)、当作裸晶粒、或以封装形式来配送。在已封装的例子中，芯片嵌装于单一芯片封装(诸如塑胶载体，具有粘贴至主机板或其它更高阶载体的引线)中，或多芯片封装(诸如具有表面互连或埋置型互连任一者或两者的陶瓷载体)中。在任一例子中，该芯片接着与其它芯片、离散电路组件、及/或其它信号处理装置整合成下列的部分或任一者：(a)诸如主机板的中间产品，或(b)最终产品。最终产品可以是包括积体电路芯片的任何产品，范围涵盖玩具及其它低阶应用至具有显示器、键盘或其它输入装置、及中央处理器的进阶计算器产品。
本发明的各项具体实施例已为了说明而介绍，但不是意味着穷举或受限于所揭示的具体实施例。许多修改及变例对所属领域技术人员将会显而易见，但不会脱离所述具体实施例的范畴及精神。本文中使用的术语是为了最佳阐释具体实施例的原理、对市场出现的技术所作的实务应用或技术改良、或让所属领域技术人员能够理解本文中所揭示的具体实施例而选择。

Claims (20)

1.一种形成垂直FinFET的方法，该方法包含：
在基板上形成半导体鳍片，并且在该半导体鳍片的上表面上具有鳍片掩模；
使该半导体鳍片侧向凹陷，造成该鳍片掩模在该鳍片上方外伸；
在已凹陷的该半导体鳍片及该鳍片掩模上形成保形栅极衬垫，其中，该保形栅极衬垫包括围绕该鳍片掩模的第一部分及围绕所述已凹陷鳍片并且以该保形栅极衬垫的厚度与该鳍片掩模分开的第二部分；
形成与该保形栅极衬垫的该第二部分侧向相邻的栅极掩模；
移除该保形栅极衬垫的该第一部分，其中，该保形栅极衬垫的该第二部分在该第一部分的该移除之后保持原封不动；
移除该栅极掩模以使该保形栅极衬垫的剩余的该第二部分曝露；以及
形成与该保形栅极衬垫的剩余的该第二部分相连的栅极接触部，其中，该栅极的长度通过该保形栅极衬垫的剩余的该第二部分来判定。
2.如权利要求1所述的方法，其中，形成该栅极掩模包括：
形成位在该基板上并与该保形栅极衬垫的所述第一和第二部分直接相邻的有机平坦化层，该有机平坦化层具有位在该保形栅极衬垫的该第一部分的侧向区段下面的第一区及与该保形栅极衬垫的该第一部分的垂直区段侧向相连的第二区；以及
蚀刻该有机平坦化层，直到该有机平坦化层的该第二区的高度变为等于或低于该有机平坦化层的该第一区的高度为止。
3.如权利要求1所述的方法，其中，该保形栅极衬垫包含由导电栅极层所包覆的栅极介电膜，以及其中，移除该保形栅极衬垫的该第一部分包含：
移除该导电栅极层以使该栅极介电膜曝露；以及
移除该受曝露栅极介电膜。
4.如权利要求1所述的方法，还包含：
在移除该栅极掩模以使该保形栅极衬垫的剩余的该第二部分曝露之后，形成位在该保形栅极衬垫的剩余的该第二部分上的氮化物衬垫、位在该保形栅极衬垫的该第二部分上方的该半导体鳍片的受曝露部分及该鳍片掩模；
在该氮化物衬垫位在该鳍片掩模上方的一部分上形成中间掩模，以垂直包覆该保形栅极衬垫的该第一部分与已凹陷的该半导体鳍片及位在其顶部的该氮化物衬垫相邻的垂直区段；
施加定向性蚀刻以移除该保形栅极衬垫及位在其顶部的该氮化物衬垫的部分，所述部分位在该基板上方，并且未受该中间掩模垂直包覆；以及
移除该中间掩模。
5.如权利要求1所述的方法，还包含在移除该栅极掩模之后，形成侧向相邻于该半导体鳍片的层间介电质(ILD)。
6.如权利要求1所述的方法，其中，形成该保形栅极衬垫包括：
在该半导体鳍片及该鳍片掩模的曝露表面上形成栅极介电膜；以及
在该栅极介电膜的曝露表面上保形沉积导电栅极层。
7.如权利要求1所述的方法，其中，该栅极接触部是形成在已凹陷的该半导体鳍片与置于该基板上方的邻接半导体鳍片之间的该基板上方，以及其中，介于该保形栅极衬垫相邻于该半导体鳍片的侧壁与该栅极接触部的侧壁之间的侧向离距至多为4.5纳米(nm)。
8.一种形成垂直FinFET的方法，该方法包含：
在基板上形成半导体鳍片，该半导体鳍片的上表面上具有鳍片掩模；
使该半导体鳍片侧向凹陷，造成该鳍片掩模在该鳍片上方外伸；
在已凹陷的该半导体鳍片及该鳍片掩模上形成保形栅极衬垫，其中，该保形栅极衬垫包括围绕该鳍片掩模的第一部分及围绕所述已凹陷鳍片并且以该保形栅极衬垫的厚度与该鳍片掩模分开的第二部分；
在该保形栅极衬垫上形成内间隔物；
在该内间隔物位在该鳍片掩模上方的一部分上形成中间掩模，以垂直包覆该保形栅极衬垫及该内间隔物相邻于已凹陷的该半导体鳍片的垂直部分；
进行定向性蚀刻以移除该保形栅极衬垫及该内间隔物直接位在该基板上方、且未受该中间掩模垂直包覆的部分；
移除该中间掩模；
形成与该保形栅极衬垫的该第二部分侧向相邻的栅极掩模；
移除该保形栅极衬垫的该第一部分及该内间隔物未受该栅极掩模包覆的部分，其中，该保形栅极衬垫的该第二部分及该内间隔物的一部分在该第一部分的该移除之后保持原封不动；
移除该栅极掩模以使该保形栅极衬垫的剩余的该第二部分及该内间隔物的剩余的该部分曝露；以及
形成与该保形栅极衬垫的剩余的该第二部分相连的栅极接触部，其中，该栅极的长度通过该保形栅极衬垫的剩余的该第二部分来判定。
9.如权利要求8所述的方法，其中，形成该栅极掩模包括：
在该基板上形成与该保形栅极衬垫的所述第一和第二部分直接相邻的有机平坦化层，该有机平坦化层具有位在该保形栅极衬垫的该第一部分的侧向区段下面的第一区及与该保形栅极衬垫的该第一部分的垂直区段侧向相连的第二区；以及
蚀刻该有机平坦化层，直到该有机平坦化层的该第二区的高度变为等于或低于该有机平坦化层的该第一区的高度为止。
10.如权利要求8所述的方法，还包含：
在移除该栅极掩模之后，形成位在该保形栅极衬垫的剩余的该第二部分上的氮化物衬垫、该内间隔物的剩余的该部分、该半导体鳍片的受曝露侧壁及该鳍片掩模；以及
形成位在该氮化物衬垫上且侧向相邻于该半导体鳍片的层间介电质(ILD)。
11.如权利要求8所述的方法，其中，形成该保形栅极衬垫包括：
在该半导体鳍片及该鳍片掩模的曝露表面上形成栅极介电膜；以及
在该栅极介电膜的曝露表面上保形沉积导电栅极层。
12.如权利要求8所述的方法，其中，该栅极接触部是形成在已凹陷的该半导体鳍片与置于该基板上方的邻接半导体鳍片之间的该基板上方，以及其中，介于该保形栅极衬垫相邻于该半导体鳍片的侧壁与该栅极接触部连至该保形栅极衬垫的侧壁之间的侧向离距至多为4.5纳米(nm)。
13.如权利要求8所述的方法，其中，该定向性蚀刻使置于该基板上并且侧向相邻于该半导体鳍片的间隔物层曝露。
14.一种形成垂直FinFET的方法，该方法包含：
在基板上形成半导体鳍片，该半导体鳍片的上表面上具有源极/漏极区；
在已凹陷的该半导体鳍片上形成保形栅极衬垫，该保形栅极衬垫以该保形栅极衬垫的厚度与该源极/漏极区分开；以及
形成连至该保形栅极衬垫的栅极接触部，其中，该栅极的长度由已凹陷的该半导体鳍片上的该保形栅极衬垫所界定。
15.如权利要求14所述的方法，其中，形成该半导体鳍片的顶部上有该源极/漏极区的该半导体鳍片还包含：
在该基板上形成鳍形半导体结构，该鳍形半导体结构的上表面上具有鳍片掩模；
使该鳍形半导体结构侧向凹陷到该半导体鳍片内，并且造成位于其顶端处的该鳍片掩模外伸；
形成侧向相邻于该半导体鳍片及该鳍片掩模的牺牲介电层；
移除该鳍片掩模以在该牺牲介电层内形成凹穴，其中，移除该鳍片掩模使该半导体鳍片的上表面曝露；
在该半导体鳍片的受曝露的该上表面上形成该源极/漏极区，该源极/漏极区位在该凹穴内；以及
移除该牺牲介电层。
16.如权利要求15所述的方法，还包含在形成该源极/漏极区前，先在该凹穴的侧壁上形成一组源极/漏极间隔物。
17.如权利要求15所述的方法，其中，形成该源极/漏极区包括自该半导体鳍片的受曝露的该上表面起，外延生长半导体材料。
18.如权利要求15所述的方法，其中，形成该保形栅极衬垫包括：
在已凹陷的该半导体鳍片及该鳍片掩模上形成初始保形栅极衬垫，其中，该初始保形栅极衬垫包括围绕该鳍片掩模的第一部分及围绕所述已凹陷鳍片并且以该初始保形栅极衬垫的厚度与该鳍片掩模分开的第二部分；
形成与该保形栅极衬垫的该第二部分侧向相邻的栅极掩模；
移除该保形栅极衬垫的该第一部分，其中，该保形栅极衬垫的该第二部分在该第一部分的该移除之后保持原封不动；以及
移除该栅极掩模以使该保形栅极衬垫的剩余的该第二部分曝露，其中，该栅极的长度由该保形栅极衬垫的剩余的该第二部分所界定。
19.如权利要求15所述的方法，其中，形成该保形栅极衬垫包括：
在已凹陷的该半导体鳍片及该鳍片掩模上形成初始保形栅极衬垫，其中，该初始保形栅极衬垫包括围绕该鳍片掩模的第一部分及围绕所述已凹陷鳍片并且以该初始保形栅极衬垫的厚度与该鳍片掩模分开的第二部分；
在该初始保形栅极衬垫上形成内间隔物；
在该内间隔物位在该鳍片掩模上方的一部分上形成中间掩模，以垂直包覆该保形栅极衬垫及该内间隔物相邻于已凹陷的该半导体鳍片的垂直部分；
进行定向性蚀刻以移除该保形栅极衬垫及该内间隔物直接位在该基板上方、且未受该中间掩模垂直包覆的部分；
移除该中间掩模；
形成与该初始保形栅极衬垫的该第二部分侧向相邻的栅极掩模；
移除该初始保形栅极衬垫的该第一部分及该内间隔物未受该栅极掩模包覆的部分，其中，该保形栅极衬垫的该第二部分及该内间隔物的一部分在该第一部分的该移除之后保持原封不动；以及
移除该栅极掩模以使该初始保形栅极衬垫的剩余的该第二部分及该内间隔物的剩余的该部分曝露。
20.如权利要求15所述的方法，还包含在形成该牺牲介电层前，先在已凹陷的该半导体鳍片及该鳍片掩模上形成牺牲绝缘体。
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