CN105470254A - 一种U型FinFET或非门结构及其制造方法 - Google Patents
一种U型FinFET或非门结构及其制造方法 Download PDFInfo
- Publication number
- CN105470254A CN105470254A CN201410459578.3A CN201410459578A CN105470254A CN 105470254 A CN105470254 A CN 105470254A CN 201410459578 A CN201410459578 A CN 201410459578A CN 105470254 A CN105470254 A CN 105470254A
- Authority
- CN
- China
- Prior art keywords
- fin
- wordline
- layer
- substrate
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000000463 material Substances 0.000 claims description 65
- 238000000034 method Methods 0.000 claims description 54
- 229910052751 metal Inorganic materials 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 230000001105 regulatory effect Effects 0.000 claims description 12
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 10
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical group C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims description 9
- 239000002019 doping agent Substances 0.000 claims description 6
- 238000011065 in-situ storage Methods 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- 239000002800 charge carrier Substances 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 230000000694 effects Effects 0.000 abstract description 10
- 238000002955 isolation Methods 0.000 abstract 1
- 229910052710 silicon Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 238000005530 etching Methods 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000007246 mechanism Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 229910021478 group 5 element Inorganic materials 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910004143 HfON Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000009827 uniform distribution Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种U型FinFET或非门结构及其制造方法，包括：衬底；位线，位于衬底顶部区域，由载流子掺杂区形成；第一鳍片，位于衬底上方，其下半部分被第一字线包围，形成第一沟道区；第二鳍片，位于衬底上方，其下半部分被第二字线包围，形成第二沟道区；第三鳍片，位于衬底上方，其下半部分被第三字线包围，形成第三沟道区；所述第一、第二和第三鳍片顶部未被所述第一、第二、第三字线包围的区域具有和位线相同类型的源漏区；隔离区，所述隔离区填充所述第一、第二、第三字线之间的区域，使字线彼此隔离。本发明提出了一种基于U型FinFET的或非门器件结构，使器件的栅长不受footprint尺寸限制，有效地解决了短沟道效应所带来的问题。
Description
技术领域
本发明涉及一种半导体器件制造方法，具体地，涉及一种FinFET制造方法。
技术背景
摩尔定律指出：集成电路上可容纳的晶体管数目每隔18个月增加一倍，性能也同时提升一倍。目前，随着集成电路工艺和技术的发展，先后出现了二极管、MOSFET、FinFET等器件，节点尺寸不断减小。然而，2011年以来，硅晶体管已接近了原子等级，达到了物理极限，由于这种物质的自然属性，除了短沟道效应以外，器件的量子效应也对器件的性能产生了很大的影响，硅晶体管的运行速度和性能难有突破性发展。因此，如何在在无法减小特征尺寸的情况下，大幅度的提升硅晶体管的性能已成为当前亟待解决的技术难点。
发明内容
本发明提供了一种U型FinFET或非门器件结构及其制造方法，在现有FinFET工艺的基础上提出了一种新的器件结构，使器件的栅长不受footprint尺寸限制，有效地解决了短沟道效应所带来的问题。具体的，该结构包括：
衬底；
位线，所述位线位于衬底顶部区域，由载流子掺杂区形成；
第一鳍片，所述第一鳍片位于衬底上方，其下半部分被第一字线包围，形成第一沟道区；
第二鳍片，所述第二鳍片位于衬底上方，其下半部分被第二字线包围，形成第二沟道区；
第三鳍片，所述第一鳍片位于衬底上方，其下半部分被第三字线包围，形成第三沟道区；
所述第一、第二和第三鳍片顶部未被所述第一、第二、第三字线包围的区域具有和位线相同类型的源漏区；
隔离区，所述隔离区填充所述第一、第二、第三字线之间的区域，使字线彼此隔离。
其中，形成所述位线的杂质类型为N型杂质或P型杂质，其掺杂浓度为1e1017～1e1019cm-3。
其中，所述第一、第二、第三鳍片彼此平行，其间距为5～50nm。
其中，所述第一、第二、第三字线的高度为所述第一、第二、第三鳍片高度的1/2～3/4。
其中，所述第一、第二、第三字线为金属栅叠层结构，依次包括：界面层、高K介质层、金属栅功函数调节层以及多晶硅。
其中，所述鳍片和字线的数目由或非门的输入端口数目决定，不限于3个，为2、3、4......N个等，其中N为自然数。
相应的，本发明还提供了一种U型FinFET或非门器件制造方法，包括：
a.提供衬底；
b.在所述衬底上形成位线；
c.在所述位线和衬底上形成第一、第二和第三鳍片；
d.形成第一、第二和第三字线分别包围所述第一、第二和第三鳍片的底部区域；
e.形成隔离区填充所述第一、第二和第三鳍片之间的区域。
其中，在步骤b和c之间，还包括步骤f：
在所述衬底上形成沟道材料层和掺杂区材料层，刻蚀所述沟道材料层和掺杂区材料层，形成第一、第二和第三鳍片。
其中，在步骤f中，形成所述沟道材料层和掺杂区材料层的方法为外延生长，并在外延生长的同时进行原位掺杂。
其中，在步骤f中，所述沟道材料层和掺杂区材料层具有相反的掺杂类型，其中，所述沟道材料层的掺杂浓度为1e1015～1e1016cm-3，所述掺杂区材料层的掺杂浓度为1e1017～1e1019cm-3。
其中，所述第一、第二和第三字线的高度为所述第一、第二、第三鳍片高度的1/2～3/4。
其中，所述第一、第二、第三字线为金属栅叠层结构，依次包括：界面层、高K介质层、金属栅功函数调节层以及多晶硅。
其中，形成所述隔离区的材料为氧化硅和/或氮化硅，形成方法为化学汽相淀积。
本发明在现有FinFET工艺的基础上提出了一种新的U型FinFET器件结构形成的3输入或非门，与现有技术中形成或非门的FinFET结构相比较，该结构使器件具有垂直的沟道，因而在footprint尺寸不变的情况下，器件可以通过改变Fin的高度来调节栅长，改善短沟道效应。首先，由于器件具有U型垂直沟道结构，器件源漏悬于衬底上方，与衬底天然分离，因而使得该器件的无法发生源漏穿通，从而具有较低的亚阈态斜率及漏电流。其次，由于器件具有U型垂直沟道结构，器件源漏相互平行且悬于衬底上方，有效隔离了器件漏端电场对源端的影响，因而进一步改善了器件的短沟道效应，使器件具有较小的DIBL。再次，由于器件具有U型垂直沟道结构，器件掺杂区悬于衬底上方且位于同一平面内，因而便于制作接触。本发明提出的器件结构在制作工艺上与现有FinFET工艺完全兼容，极大地提高了器件性能。
附图说明
图1～图7示意性地示出了根据本发明中实施例1中的方法形成U型FinFET器件各阶段的剖面图；
图9示意性地示出了根据本发明中实施例中的方法形成U型FinFET或非门器件的剖面图；
图8和图10分别为图7和图9的俯视图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
本发明提供了一种U型FinFET或非门器件结构，包括：衬底100；
位线150，所述位线位于衬底100顶部区域，由载流子掺杂区形成；
第一鳍片210，所述第一鳍片位于衬底100上方，其下半部分被第一字线包围，形成第一沟道区；
第二鳍片220，所述第二鳍片位于衬底100上方，其下半部分被第二字线包围，形成第二沟道区；
第三鳍片230，所述第一鳍片位于衬底100上方，其下半部分被第三字线包围，形成第三沟道区；
所述第一、第二和第三鳍片顶部未被所述第一、第二、第三字线包围的区域具有和位线150相同类型的源漏区；
隔离区240，所述隔离区230填充所述第一、第二、第三字线之间的区域，使字线彼此隔离。
其中，形成所述位线150的杂质类型为N型杂质或P型杂质，其掺杂浓度为1e1017～1e1019cm-3。
其中，所述第一、第二、第三鳍片彼此平行，其间距为5～50nm。
其中，所述第一、第二、第三字线的高度为所述第一、第二、第三鳍片高度的1/2～3/4。
其中，所述第一、第二、第三字线为金属栅叠层结构，依次包括：界面层、高K介质层、金属栅功函数调节层以及多晶硅。
其中，所述鳍片和字线的数目由或非门的输入端口数目决定，不限于3个，为2、3、4......N个等，其中N为自然数。
相应的，本发明还提供了一种U型FinFET或非门器件制造方法，包括：
a.提供衬底100；
b.在所述衬底上形成位线150；
c.在所述位线150和衬底100上形成第一、第二和第三鳍片210、220、230；
d.形成第一、第二和第三字线分别包围所述第一、第二和第三鳍片的底部区域；
e.形成隔离区240填充所述第一、第二和第三鳍片之间的区域。
其中，在步骤b和c之间，还包括步骤f：
在所述衬底上形成沟道材料层110和掺杂区材料层120，刻蚀所述沟道材料层110和掺杂区材料层120，形成第一、第二和第三鳍片。
其中，在步骤f中，形成所述沟道材料层110和掺杂区材料层120的方法为外延生长，并在外延生长的同时进行原位掺杂。
其中，在步骤f中，所述沟道材料层110和掺杂区材料层120具有相反的掺杂类型，其中，所述沟道材料层110的掺杂浓度为1e1015～1e1016cm-3，所述掺杂区材料层120的掺杂浓度为1e1017～1e1019cm-3。
其中，所述第一、第二和第三字线的高度为所述第一、第二、第三鳍片高度的1/2～3/4。
其中，所述第一、第二、第三字线为金属栅叠层结构，依次包括：界面层、高K介质层、金属栅功函数调节层以及多晶硅。
其中，形成所述隔离区240的材料为氧化硅和/或氮化硅，形成方法为化学汽相淀积。
本发明在现有FinFET工艺的基础上提出了一种新的U型FinFET器件结构形成的3输入或非门，与现有技术中形成或非门的FinFET结构相比较，该结构使器件具有垂直的沟道，因而在footprint尺寸不变的情况下，器件可以通过改变Fin的高度来调节栅长，改善短沟道效应。首先，由于器件具有U型垂直沟道结构，器件源漏悬于衬底上方，与衬底天然分离，因而使得该器件的无法发生源漏穿通，从而具有较低的亚阈态斜率及漏电流。其次，由于器件具有U型垂直沟道结构，器件源漏相互平行且悬于衬底上方，有效隔离了器件漏端电场对源端的影响，因而进一步改善了器件的短沟道效应，使器件具有较小的DIBL。再次，由于器件具有U型垂直沟道结构，器件掺杂区悬于衬底上方且位于同一平面内，因而便于制作接触。本发明提出的器件结构在制作工艺上与现有FinFET工艺完全兼容，极大地提高了器件性能。
以下将参照附图更详细地描述本实发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在......上面”或“在......上面并与之邻接”的表述方式。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。例如，衬底和鳍片的半导体材料可以选自IV族半导体，如Si或Ge，或III-V族半导体，如GaAs、InP、GaN、SiC，或上述半导体材料的叠层。
首先结合附图对本发明的实施例1进行详细描述。
参见图1，示出了本发明中的支撑衬底100。所述支撑衬底100材料为半导体材料，可以是硅，锗，砷化镓等，优选的，在本实施例中，所用支撑衬底100的材料为硅，其厚度为100～500nm。
接下来，如图2所示，在所述支撑衬底100上方形成位线150，所述位线由源漏区构成，该区域是重掺杂的N型或P型材料，在该区域引入大量的载流子形成电流通道从而构成所述位线150；在本发明中，以N型掺杂区为例进行说明，本领域中的技术人员应当理解，该方法和结构同样适用于P型结构。具体的，可以采用离子注入或外延生长同时进行原位掺杂的方式形成所述位线150，相比于使用离子注入的方法形成所述位线150，外延生长可以使载流子在外延生长形成的材料中具有均匀的分布，因此，本实施例中，采用外延生长形成所述位线150，外延层的厚度厚度为10～50nm。
接下来，如图3所示，在所述顶层位线150上依次外延生长沟道材料层110和源漏材料层120。所述沟道材料层110在经过后续工艺的处理后为器件沟道区的主要部分，可以轻掺杂或者不掺杂；掺杂类型根据器件的类型而定。对于N型器件，沟道材料层的掺杂类型为P型，可采用的掺杂杂质为硼等三族元素；对于P型器件，沟道材料层的掺杂类型为N型，可采用的掺杂杂质为磷、砷等五族元素。在本实施例中，后续工艺中形成的沟道区具有1e15cm-3的掺杂浓度，所采用的掺杂元素为硼，该掺杂通过外延时原位掺杂形成，具体的工艺步骤与现有工艺相同，在此不再赘述。
所述源漏材料层120在经过后续工艺的处理后，将成为器件源漏区的主要部分，其掺杂浓度与源漏区所需浓度相等；掺杂类型根据器件的类型而定。对于N型器件，沟道材料层的掺杂类型为N型，可采用的掺杂杂质为磷、砷等五族元素；对于P型器件，沟道材料层的掺杂类型为P型，可采用的掺杂杂质为硼等三族元素。在本实施例中，后续工艺中形成的源漏区具有1e19cm-3的掺杂浓度，所采用的掺杂元素为砷，该掺杂通过外延时原位掺杂形成，具体的工艺步骤与现有工艺相同，在此不再赘述。
形成源漏材料层120之后的结构如图3所示，图中所示沟道材料层110的厚度为H1，等于器件形成之后第一、第二和第三字线的高度。源漏材料层120的厚度为H2。所述字线的高度为所述鳍片高度的1/2～3/4。
接下来，经过投影，曝光，显影，刻蚀等常规工艺对所述沟道材料层110和源漏材料层120进行刻蚀，形成第一、第二和第三鳍片210、220、230，所述刻蚀方法可以是干法刻蚀或干法/湿法刻蚀。如图4所示，所述第一、第二和第三鳍片210、220、230刻蚀完成之后的高度等于所述沟道材料层110和源漏材料层120的厚度H1+H2，其中，所述沟道材料层110的厚度H1即为后续工艺中形成的字线的高度，所述源漏材料层120的厚度H2即为后续工艺中形成的源漏区的高度。
接下来，在所述顶层位线150和所述第一、第二和第三鳍片210、220、230上方形成第一、第二和第三字线，所述第一、第二、第三字线为金属栅叠层结构，与现有的FinFET工艺相同，依次包括界面层310、高K介质层320、金属栅功函数调节层330以及多晶硅340。
其中，所述界面层310的材料为二氧化硅，用于消除第一、第二鳍片表面的缺陷和界面态，考虑到器件的栅控能力以及其他性能，所述界面层310的厚度一般为0.5～1nm；所述高K介质层320一般为高K介质，如HfAlON、HfSiAlON、HfTaAlON、HfTiAlON、HfON、HfSiON、HfFaON、HfTiON、Al2O3、La2O3、ZrO2、LaAlO中的一种或其组合，栅介质层的厚度可以为1nm-10nm，例如3nm、5nm或8nm，形成高K介质层之后的器件结构如图5所示；所述金属栅功函数调节层330可以采用TiN、TaN等材料制成，其厚度范围为3nm～15nm，形成金属栅功函数调节层330之后的器件结构如图6所示。
为了使第一、第二和第三字线具有良好的台阶覆盖特性，获得质量优良的薄膜，形成上述字线的工艺均采用原子层淀积的方法形成。
接下来，可选的，在所述金属栅功函数调节层330表面形成多晶硅。首先，采用化学汽相淀积的方法在所述器件表面淀积一层多晶硅，使其覆盖整个器件10～50nm；接下来，对所述多晶硅层进行平坦化，所述平坦化方法可以是化学机械抛光(CMP)，使所述多晶硅表面高度一致，以所述金属栅功函数调节层330作为化学机械抛光的停止层，使其余区域的多晶硅与所述金属栅功函数调节层330平齐；接下来，使用各向异性选择性刻蚀对所述多晶硅层进行定向刻蚀，使其表面与所述源漏材料层120平齐，图中未示出。
接下来，对覆盖所述第一、第二和第三鳍片的字线进行各向异性选择性刻蚀，去除其高于所述沟道材料区120上方的部分，露出所述鳍片，如图7所示。其中，所述第一、第二和第三字线分别围绕所述第一、第二和第三鳍片，且彼此隔离，如图8所示。
接下来，形成所述隔离区240的材料为氧化硅和/或氮化硅，用以将所示第一、第二和第三鳍片隔离开。隔离区240可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。隔离区240可以具有多层结构。隔离区可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm-100nm，如30nm、50nm或80nm，如图9所示。隔离区240完成后器件的俯视图如图10所示，所述第一、第二、第三字线分别连接信号WL0、WL1、WL2，所述位线连接信号BL。器件工作时，衬底接地，鳍片顶端的掺杂区连接电源电压。只要WL0、WL1、WL2中的至少一个信号为高电平1，则对应的U型FinFET导通，位线BL可读取该信号所对应的高电平信号；若WL0、WL1、WL2均为低电平信号0，则位线BL输出为低电平信号，从而实现或非门的作用。
需要说明的是，所述鳍片和字线的数目由或非门的输入端口数目决定，不限于3个，为2、3、4......N个等，其中N为自然数。也就是说，本发明可以形成任意数目的输入端口的或非门器件，并不局限于本实施例中所述的3输入或非门。
本发明在现有FinFET工艺的基础上提出了一种新的U型FinFET器件结构形成的3输入或非门，与现有技术中形成或非门的FinFET结构相比较，该结构使器件具有垂直的沟道，因而在footprint尺寸不变的情况下，器件可以通过改变Fin的高度来调节栅长，改善短沟道效应。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、机构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、机构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (13)
1.一种U型FinFET或非门器件结构，包括：
衬底(100)；
位线(150)，所述位线位于衬底(100)顶部区域，由载流子掺杂区形成；
第一鳍片(210)，所述第一鳍片位于衬底(100)上方，其下半部分被第一字线包围，形成第一沟道区；
第二鳍片(220)，所述第二鳍片位于衬底(100)上方，其下半部分被第二字线包围，形成第二沟道区；
第三鳍片(230)，所述第三鳍片位于衬底(100)上方，其下半部分被第三字线包围，形成第三沟道区；
所述第一、第二和第三鳍片顶部未被所述第一、第二、第三字线包围的区域具有和位线(150)相同类型的源漏区；
隔离区(240)，所述隔离区(230)填充所述第一、第二、第三字线之间的区域，使字线彼此隔离。
2.根据权利要求1所述的器件结构，其特征在于，形成所述位线(150)的杂质类型为N型杂质或P型杂质，其掺杂浓度为1e1017～1e1019cm-3。
3.根据权利要求1所述的器件结构，其特征在于，所述第一、第二、第三鳍片彼此平行，其间距为5～50nm。
4.根据权利要求1所述的或非门器件结构，其特征在于，所述第一、第二、第三字线的高度为所述第一、第二、第三鳍片高度的1/2～3/4。
5.根据权利要求1所述的或非门器件结构，其特征在于，所述第一、第二、第三字线为金属栅叠层结构，依次包括：界面层、高K介质层、金属栅功函数调节层以及多晶硅。
6.根据权利要求1所述的或非门器件结构，其特征在于，所述鳍片和字线的数目由或非门的输入端口数目决定，为N个，其中N为自然数。
7.一种U型FinFET或非门器件制造方法，包括：
a.提供衬底(100)；
b.在所述衬底上形成位线(150)；
c.在所述位线(150)和衬底(100)上形成第一、第二和第三鳍片(210、220、230)；
d.形成第一、第二和第三字线分别包围所述第一、第二和第三鳍片的底部区域；
e.形成隔离区(240)填充所述第一、第二和第三鳍片之间的区域。
8.根据权利要求7所述的制造方法，其特征在于，在步骤b和c之间，还包括步骤f：
在所述衬底上形成沟道材料层(110)和掺杂区材料层(120)，刻蚀所述沟道材料层(110)和掺杂区材料层(120)，形成第一、第二和第三鳍片。
9.根据权利要求8所述的制造方法，其特征在于，在步骤f中，形成所述沟道材料层(110)和掺杂区材料层(120)的方法为外延生长，并在外延生长的同时进行原位掺杂。
10.根据权利要求8所述的制造方法，其特征在于，在步骤f中，所述沟道材料层(110)和掺杂区材料层(120)具有相反的掺杂类型，其中，所述沟道材料层(110)的掺杂浓度为1e1015～1e1016cm-3，所述掺杂区材料层(120)的掺杂浓度为1e1017～1e1019cm-3。
11.根据权利要求7所述的制造方法，其特征在于，所述第一、第二和第三字线的高度为所述第一、第二、第三鳍片高度的1/2～3/4。
12.根据权利要求7所述的制造方法，其特征在于，所述第一、第二、第三字线为金属栅叠层结构，依次包括：界面层、高K介质层、金属栅功函数调节层以及多晶硅。
13.根据权利要求7所述的制造方法，其特征在于，形成所述隔离区(240)的材料为氧化硅和/或氮化硅，形成方法为化学汽相淀积。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410459578.3A CN105470254B (zh) | 2014-09-10 | 2014-09-10 | 一种U型FinFET或非门结构及其制造方法 |
| PCT/CN2014/088605 WO2016037399A1 (zh) | 2014-09-10 | 2014-10-15 | 一种U型FinFET或非门结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410459578.3A CN105470254B (zh) | 2014-09-10 | 2014-09-10 | 一种U型FinFET或非门结构及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105470254A true CN105470254A (zh) | 2016-04-06 |
| CN105470254B CN105470254B (zh) | 2018-10-02 |
Family
ID=55458294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410459578.3A Active CN105470254B (zh) | 2014-09-10 | 2014-09-10 | 一种U型FinFET或非门结构及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN105470254B (zh) |
| WO (1) | WO2016037399A1 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109309126A (zh) * | 2017-07-28 | 2019-02-05 | 格芯公司 | 在vfet结构的处理期间在栅极区中长度的控制 |
| CN109473358A (zh) * | 2018-10-31 | 2019-03-15 | 中国科学院微电子研究所 | 具有垂直沟道的场效应晶体管及其制备方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10424656B2 (en) * | 2017-05-18 | 2019-09-24 | Micron Technology, Inc. | FinFETs with deposited fin bodies |
| CN110890279B (zh) * | 2018-09-11 | 2023-09-15 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7009250B1 (en) * | 2004-08-20 | 2006-03-07 | Micron Technology, Inc. | FinFET device with reduced DIBL |
| CN1983601A (zh) * | 2005-09-02 | 2007-06-20 | 三星电子株式会社 | 双栅极动态随机存取存储器及其制造方法 |
| CN101819975A (zh) * | 2010-04-28 | 2010-09-01 | 复旦大学 | 垂直沟道双栅隧穿晶体管及其制备方法 |
| CN103165613A (zh) * | 2011-12-12 | 2013-06-19 | 中国科学院微电子研究所 | 半导体存储器及其制造方法 |
| CN103956338A (zh) * | 2014-04-29 | 2014-07-30 | 复旦大学 | 一种集成u形沟道器件和鳍形沟道器件的集成电路及其制备方法 |
-
2014
- 2014-09-10 CN CN201410459578.3A patent/CN105470254B/zh active Active
- 2014-10-15 WO PCT/CN2014/088605 patent/WO2016037399A1/zh active Application Filing
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7009250B1 (en) * | 2004-08-20 | 2006-03-07 | Micron Technology, Inc. | FinFET device with reduced DIBL |
| CN1983601A (zh) * | 2005-09-02 | 2007-06-20 | 三星电子株式会社 | 双栅极动态随机存取存储器及其制造方法 |
| CN101819975A (zh) * | 2010-04-28 | 2010-09-01 | 复旦大学 | 垂直沟道双栅隧穿晶体管及其制备方法 |
| CN103165613A (zh) * | 2011-12-12 | 2013-06-19 | 中国科学院微电子研究所 | 半导体存储器及其制造方法 |
| CN103956338A (zh) * | 2014-04-29 | 2014-07-30 | 复旦大学 | 一种集成u形沟道器件和鳍形沟道器件的集成电路及其制备方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109309126A (zh) * | 2017-07-28 | 2019-02-05 | 格芯公司 | 在vfet结构的处理期间在栅极区中长度的控制 |
| CN109309126B (zh) * | 2017-07-28 | 2021-12-28 | 格芯(美国)集成电路科技有限公司 | 在vfet结构的处理期间在栅极区中长度的控制 |
| CN109473358A (zh) * | 2018-10-31 | 2019-03-15 | 中国科学院微电子研究所 | 具有垂直沟道的场效应晶体管及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2016037399A1 (zh) | 2016-03-17 |
| CN105470254B (zh) | 2018-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10103264B2 (en) | Channel strain control for nonplanar compound semiconductor devices | |
| TWI575573B (zh) | 鰭式場效電晶體及其形成方法 | |
| US10734503B2 (en) | Asymmetric semiconductor device | |
| US9299840B2 (en) | FinFETs and methods for forming the same | |
| US9508853B2 (en) | Channel cladding last process flow for forming a channel region on a FinFET device having a reduced size fin in the channel region | |
| US10573566B2 (en) | Fabrication of fin field effect transistor complementary metal-oxide-semiconductor devices with uniform hybrid channels | |
| US9640660B2 (en) | Asymmetrical FinFET structure and method of manufacturing same | |
| EP3087603A1 (en) | High mobility transistors | |
| CN105470254A (zh) | 一种U型FinFET或非门结构及其制造方法 | |
| CN105405841A (zh) | 一种U型FinFET与非门结构及其制造方法 | |
| CN105405886B (zh) | 一种FinFET结构及其制造方法 | |
| CN105470301B (zh) | 一种FinFET结构及其制造方法 | |
| CN105225956A (zh) | 一种FinFET制造方法 | |
| CN105470298B (zh) | 一种FinFET器件结构及其制造方法 | |
| CN105470300B (zh) | 一种FinFET结构及其制造方法 | |
| CN105470253B (zh) | 一种FinFET结构及其制造方法 | |
| CN105405884B (zh) | 一种FinFET结构及其制造方法 | |
| CN105470299B (zh) | 一种FinFET结构及其制造方法 | |
| CN105405885A (zh) | 一种cmos结构及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |