TWI575573B - 鰭式場效電晶體及其形成方法 - Google Patents

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Description

鰭式場效電晶體及其形成方法
本發明係關於一種鰭式場效電晶體(Fin Field-Effect Transistor,FinFET)及其形成方法。
半導體裝置用於大量的電子裝置中，諸如電腦、手機等。半導體裝置包含積體電路，積體電路藉由以下方法形成在半導體晶圓上：在半導體晶圓上方沉積許多類型之材料的薄膜，並將材料的薄膜圖案化以形成積體電路。積體電路通常包含場效電晶體(FET)。
通常，平面FET已經用於積體電路中。然而，由於現代半導體處理的不斷增加的密度及不斷減小的覆蓋區需求，當平面FET的尺寸減小時，其通常可能產生問題。此等問題中包含次臨界擺幅衰退(subthreshold swing degradation)、顯著的汲極引致能障下降(DIBL)、裝置特性的波動、以及漏洩。前人已研究鰭式場效電晶體(FinFET)以克服其等中之一些問題。
為了解決現有技術中存在的問題，根據本申請案之一方面，提供一種鰭式場效電晶體之形成方法，包含：於基板上形成鰭；於該鰭之頂部形成第一摻雜區，該第一摻雜區具有第一摻雜濃度；以及於該鰭之中間部與底部形成第二摻雜區，該第二摻雜區具有 第二摻雜濃度，該第二摻雜濃度小於該第一摻雜濃度。
在上述方法中，該第一摻雜區之形成更包含對該鰭實施電漿摻雜製程。
在上述方法中，該電漿摻雜製程之實施係利用約0.1%至約0.9%的AsH3或PH3/He、及約99.1%至約99.9%的H2。
在上述方法中，該電漿摻雜製程之實施係利用約0.1%至約0.9%的B2H6或BF3/H2、及約99.1%至約99.9%的He。
在上述方法中，該第二摻雜區之形成更包含：於該鰭之頂面與側壁上形成一摻雜源層；於該摻雜源層上方形成一覆蓋層；以及將該鰭退火，該退火製程使摻雜物從該摻雜源層起擴散至該鰭內。
在上述方法中，該摻雜源層之形成更包含對該鰭實施一電漿沉積製程。
在上述方法中，該第一摻雜濃度位於約1E20原子/cm3至約3E21原子/cm3之範圍內，且該第二摻雜濃度位於約5E19原子/cm3至約2E20原子/cm3之範圍內。
在上述方法中，該第二摻雜區沿著該鰭之側壁延伸，該第一摻雜區與該第二摻雜區在該鰭之源極與汲極區中形成輕摻雜汲極(lightly doped drain,LDD)區。
在上述方法中，更包含：於該鰭上方形成閘極結構；以及於該閘極結構之相對兩側上的該鰭中形成源極/汲極區，該第一摻雜區與該第二摻雜區位於該源極/汲極區中。
根據本申請案之另一方面，提供一種鰭式場效電晶體之形成方法，包含：於一基板上形成一第一組鰭與一第二組鰭，該第一組鰭位於該基板之一第一區中，且該第二組鰭位於該基板之一第二區中；於該第一組鰭上方形成一第一閘極並於該第二組鰭上方形成一 第二閘極；於該基板之該第二區上方形成一第一遮罩；對該第一組鰭實施一第一電漿摻雜製程以於該第一組鰭之頂部中形成第一摻雜區；去除該基板之該第二區上方之該第一遮罩；於該第一組鰭之頂面與側壁上形成一第一摻雜源層；於該第一摻雜源層上方形成一第一覆蓋層；以及將該第一組鰭退火以形成沿著該第一組鰭之側壁的第二摻雜區。
在上述方法中，於該第一組鰭之頂面及側壁上形成該第一摻雜源層之前，對該第一組鰭實施電漿摻雜製程。
在上述方法中，該第一摻雜區與該第二摻雜區均包含第一摻雜物，該第一摻雜區較該第二摻雜區具有更高之該第一摻雜物的濃度。
在上述方法中，更包含：於該基板之第二區上方形成該第一遮罩之前，在該第一組鰭及該第二組鰭上方形成密封間隔件層；以及於該基板之第二區上方形成該第一遮罩之後，圖案化該基板之第一區中的該密封間隔件層以在該第一組鰭之側壁上形成密封間隔件。
在上述方法中，該第二組鰭上方的該密封間隔件層在將該第一組鰭退火之步驟期間阻擋摻雜區在該第二組鰭中的形成。
在上述方法中，更包括：在將該第一組鰭退火之後，去除該覆蓋層及該摻雜源層。
在上述方法中，更包含：在將該第一組鰭退火之後：於該基板之第一區上方形成第二遮罩；對該第二組鰭實施第二電漿摻雜製程以於該第二組鰭之頂部中形成第三摻雜區；去除該基板之第一區上方的該第二遮罩；於該第二組鰭之頂面及側壁上形成第二摻雜源層；於該第二摻雜源層上方形成第二覆蓋層；以及將該第二組鰭退火以形成沿著該第二組鰭之側壁的第四摻雜區。
根據本申請案之另一方面，提供一種鰭式場效電晶體之結構，包含：一鰭，位於一基板上，該鰭包含一上部與一下部，該上部具有一第一摻雜物之一第一摻雜濃度，該下部具有該第一摻雜物之一第二摻雜濃度，該第一摻雜濃度大於該第二摻雜濃度；隔離區，位於該基板中且位於該鰭之相對兩側上，該鰭之該上部與該下部從該隔離區之間突出；以及一閘極結構，沿著該鰭之側壁並位於該鰭之頂面的上方，該閘極結構於該鰭中定義一通道區，該鰭之該上部及該下部與該鰭中之該通道區相鄰。
在上述結構中，該上部位於該鰭之頂部中，且該下部沿著該鰭之側壁延伸。
在上述結構中，該第一摻雜濃度位於約1E20原子/cm3至約3E21原子/cm3之範圍內，且該第二摻雜濃度位於約5E19原子/cm3至約2E20原子/cm3之範圍內。
在上述結構中，該第一摻雜物是硼、鎵、砷、磷或其等之組合。
30‧‧‧鰭式場效電晶體(Fin Field-Effect Transistor,FinFET)
32、50‧‧‧基板
34、54‧‧‧淺溝槽隔離(shallow trench isolation,STI)區
36、56‧‧‧鰭
38、58’‧‧‧閘極介電質
40、60‧‧‧閘極電極
42與44‧‧‧源極/汲極區
50A‧‧‧第一區
50B‧‧‧第二區
52‧‧‧半導體帶
58‧‧‧閘極介電層
62‧‧‧遮罩層
64‧‧‧密封間隔件層
64’‧‧‧密封間隔件
66‧‧‧遮罩
68‧‧‧選擇性植入製程
70‧‧‧電漿摻雜製程
72A‧‧‧第一摻雜區
72B‧‧‧第二摻雜區
74‧‧‧摻雜源層
76‧‧‧覆蓋層
82A‧‧‧第三摻雜區
82B‧‧‧第四摻雜區
300‧‧‧半導體結構
302、308‧‧‧上部區域
304、310‧‧‧下部區域
306‧‧‧區域
自後述詳述說明與附屬圖式，可最佳理解本申請案之各方面。須注意，依據產業之標準實施方式，各種特徵並非依比例繪製。實際上，為了清楚討論，可任意增大或減小各種特徵之尺寸。
圖1係鰭式場效電晶體(Fin Field-Effect Transistor,FinFET)之一例的三維視圖。
圖2A至圖2C、圖3A至圖3C、圖4A至圖4C、圖5A至圖5C、圖6A至圖6C、圖7A至圖7C、圖8A至圖8D、圖9A至圖9C、圖10A至圖10C、圖11A至圖11C、圖12A至圖12D及圖13A至圖13C係根據一些實施例之在製造FinFET的中間階段之剖面圖。
圖14A及圖14B係根據一些實施例之製程的流程圖。
圖15A至圖15C係根據一些實施例之結構的摻雜輪廓(doping profiles)。
以下揭露之內容提供許多不同的實施例或範例，用於實施本案所提供之主題的不同特徵。元件與配置的特定範例之描述如下，以簡化本申請案之揭示內容。自然，此等僅為範例，並非用於限制本申請案。例如，以下在第二特徵上或上方形成第一特徵的敘述，可包含形成直接接觸之第一與第二特徵的實施例，亦可包含在該第一與第二特徵之間形成其他特徵，因而該第一與第二特徵並未直接接觸的實施例。此外，本申請案可在不同範例中重複元件符號與/或字母。此一重複之目的係為了簡化與清晰化，而非支配所討論的各實施例及/或架構之間的關係。
本申請案可使用空間對應語詞，例如「之下」、「低於」、「較低」、「高於」、「較高」等類似語詞之簡單說明，以描述圖式中一元件或特徵與另一元件或特徵的關係。空間對應詞語係用以包括除了圖式中描述的位向之外，裝置於使用或操作中之不同位向。裝置可被定位(旋轉90度或是其他位向)，並可相應解釋本申請案使用的空間對應描述。
根據各實施例提供鰭式場效電晶體(Fin Field-Effect Transistors,FinFET)及其形成方法。並說明形成FinFET之中間階段。本文討論之一些實施例，在使用閘極後製(gate-last)製程形成之FinFET的內容中討論。其他實施例中，亦可使用閘極先製(gate-first)製程。此外，一些實施例考慮使用於平面裝置(諸如平面FET)之方面。亦討論實施例之一些變化例。所屬技術領域中具有通常知識者可輕易理解在其他實施例的範圍內可思及之其他改進。此處之方法實施例雖以特定順序討論，但各種其他實施例亦能夠以任何邏 輯順序實施，且可包含較本文中描述之更少或更多的步驟。
圖1說明FinFET 30之一例的三維視圖。FinFET 30包含基板32上的鰭36。基板32包括隔離區34，且鰭36從相鄰的隔離區34之間起往上突出。閘極介電質38沿著鰭36之側壁，並位於鰭36之頂面上方，且閘極電極40位於閘極介電質38上方。源極/汲極區42與44相對於閘極介電質38及閘極電極40設置在鰭36之相對兩側上。圖1進一步顯示在後續附屬圖式中使用之參考剖面。剖面A-A沿著鰭36的縱軸且位於例如流過源極/汲極區42與44間之電流的方向。剖面B-B垂直於剖面A-A且跨越FinFET 30之通道、閘極介電質38及閘極電極40。剖面C-C平行於剖面B-B且跨越源極/汲極區。為了清楚起見，後續圖式係此等參考剖面。圖2A至圖13C係根據例示實施例之在製造FinFET的中間階段之剖面圖，且圖14A及圖14B係圖2A至圖13C中顯示的製程的製程流程。在圖2A至圖13C中，以「A」標號結尾的圖顯示為沿著圖1中顯示的剖面A-A截取；以「B」標號結尾的圖顯示為沿著類似的剖面B-B截取；且以「C」標號結尾的圖顯示為沿著類似的剖面C-C截取，除了複數個FinFET之外。
圖2A、圖2B及圖2C顯示基板50、半導體帶(semiconductor strips)52、隔離區54、閘極電極60及遮罩層62。基板50可為半導體基板，諸如塊狀半導體、絕緣層上覆矽(SOI)基板等，其可為摻雜(例如，用p型或n型摻雜物摻雜)或未摻雜的。基板50可為晶圓，諸如矽晶圓。通常，SOI基板包含形成在絕緣層上的半導體材料層。例如，絕緣層可為埋藏氧化(BOX)層、氧化矽層等。於基板上形成絕緣層，基板通常是矽或玻璃基板。亦可使用諸如多層基板或梯度基板的其他基板。在一些實施例中，基板50的半導體材料可包含矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦的化合物半導體；包含SiGe、GaAsP、AlInAs、AlGaAs、 GaInAs、GaInP及/或GaInAsP的合金半導體；或其等之組合。
基板50具有第一區50A及第二區50B。第一區50A可以用於形成n型裝置，諸如NMOS電晶體，諸如n型FinFET。第二區50B可以用於形成p型裝置，諸如PMOS電晶體，諸如P型FinFET。
在步驟200及202中，在基板50上方形成半導體帶52、隔離區54及鰭56。隔離區54從基板50之頂面延伸至基板50內。隔離區54可為淺溝槽隔離(shallow trench isolation,STI)區，且在後文中稱為STI區54。STI區54的形成可包括蝕刻基板50以形成溝槽(未圖示)，並以介電材料填充溝槽以形成STI區54。STI區54可藉由諸如氧化矽的氧化物、氮化物等或其等之組合形成，且可藉由高密度電漿化學氣相沉積(HDP-CVD)、可流動式化學氣相沉積(flowable CVD)(例如，在遙控電漿系統中沉積以CVD為基底的材料並後固化以使其轉化為另一材料，諸如氧化物)等或其等之組合形成。亦可使用藉由任何適合的製程形成的其他絕緣材料。在說明之實施例中，絕緣材料係由FCVD製程形成的氧化矽。一旦形成絕緣材料，則可實施退火製程。在說明書全文中將相鄰的STI區54間之基板50的部分稱作半導體帶52。半導體帶52之頂面及STI區54之頂面可實質上彼此齊平，諸如藉由在沉積STI區54的材料後實施化學機械拋光(CMP)，但其表面可位於稍微不同的水平面。
可凹陷STI區54以使半導體帶52的部分在STI區54之頂面上方延伸。半導體帶52的突出部分在下文中被稱為鰭56。在一些實施例中，鰭56具有從鰭56之頂面起至STI區之頂面的高度H1，且鰭56與半導體帶52具有從鰭56之頂面起至基板50之頂面(例如，位於STI區54的底部)的組合高度H2。在一實施例中，高度H1為約20nm至約40nm，且高度H2為約40nm至約60nm。
所屬技術領域中具有通常知識者將容易地理解，圖 2A至圖2C所示之製程僅為可形成鰭56的範例之一。在其他實施例中，可於基板50之頂面上方形成介電層；溝槽可蝕刻穿過介電層；可於溝槽中磊晶成長同質磊晶結構；以及可凹陷介電層以使同質磊晶結構從介電層突出以形成鰭。在其他實施例中，異質磊晶結構可用於鰭。例如，可凹陷圖2A至圖2C中的鰭56，且可於其等之空間中磊晶成長與鰭56不同的材料。甚至在進一步的實施例中，可於基板50之頂面上方形成介電層；溝槽可蝕刻穿過介電層；可使用與基板50不同的材料在溝槽中磊晶成長異質磊晶結構；以及可凹陷介電層以使異質磊晶結構從介電層突出以形成鰭。在磊晶成長同質磊晶結構或異質磊晶結構的一些實施例中，可於成長期間原位摻雜成長的材料，可避免之前的鰭的植入，但是可以同時使用原位摻雜及植入摻雜。此外，在NMOS區中磊晶成長與PMOS區中的材料不同的材料可為有利的。在各實施例中，鰭56可包含矽鍺(SixGe1-x，其中x可於約0及100之間)、碳化矽、純鍺或實質上純鍺、III-V族化合物半導體、Ⅱ-Ⅵ族化合物半導體等。例如，形成III-V族化合物半導體的可用材料包含但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP等。
在步驟204中，在鰭56及STI區54上方形成閘極結構。閘極結構包含閘極介電層58及閘極電極60，其中，遮罩層62位於閘極電極60上方。閘極結構跨越複數個鰭56及STI區54。閘極結構的縱軸實質上垂直於鰭56的縱軸。在一些實施例中，閘極結構係虛設閘極結構，且使用「閘極後製」或取代閘極製程被取代閘極結構取代。在其他實施例中，閘極結構係在「閘極先製製程」中形成之有源閘極，且將不被取代。
可形成閘極介電層58並將其圖案化以形成閘極介電質58’(見圖6A、圖6B及圖6C)。可藉由熱氧化、原位蒸氣產生 (ISSG)製程、化學氣相沉積(CVD)、旋塗玻璃製程、濺鍍、或任何其他習知方法及本領域中用於形成閘極介電層的方法在鰭56及STI區54上方形成閘極介電層58。在一些實施例中，閘極介電層58可以由一種或多種合適的介電材料製成，諸如氧化矽、氮化矽、諸如碳摻雜的氧化物的低k介電質、諸如多孔碳摻雜的二氧化矽的極低k介電質、諸如聚醯亞胺的聚合物等或其等之組合。在其他實施例中，閘極介電層包含具有例如大於3.9的高介電常數(k值)的介電材料。該材料可包含氮化矽、氮氧化物、金屬氧化物(諸如HfO2、HfZrOx、HfSiOx、HfTiOx、HfAlOx)等或其等之組合及其等之多層。
在形成閘極介電層58之後，在閘極介電層上方形成閘極電極60。閘極電極60可藉由以下方法形成：首先在鰭56及STI區54上方形成閘極電極層(未圖示)，而後圖案化閘極電極層以形成閘極電極60。在一些實施例中，閘極電極層是導電材料且可選自包含多晶矽(poly-Si)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬的組。在一實施例中，閘極電極層包括含金屬材料，諸如TiN、TaN、TaC、Co、Ru、Al、其等之組合或其等之多層。可藉由CVD、物理氣相沉積(PVD)、濺鍍沉積、或其他已知技術及本領域中用於沉積導電材料的技術沉積閘極電極層。閘極電極層之頂面可具有非平坦頂面且可藉由例如在沉積閘極電極層之後實施CMP製程而被平坦化。可於閘極電極層上方形成遮罩層62，諸如光阻、硬罩、其組合或其多層，並將其圖案化。而後亦可使用適合的光微影及蝕刻技術將圖案化的遮罩層62轉印至閘極電極層的材料以形成閘極電極60。
在圖3A、圖3B及圖3C以及步驟206中，可於閘極電極60、遮罩層62的暴露表面上、鰭56上方的閘極介電層58上以及STI區54之頂面上，形成密封間隔件層64。密封間隔件層64可藉由氧化製 程、CVD等或其等之組合由氧化物、氮化物、SiC、SiCN等或其等之組合形成。
在圖4A、圖4B及圖4C以及步驟208中，在基板50的第二區50B上方形成遮罩66但暴露第一區50A。在第一區50A的後續處理期間，該遮罩保護第二區50B。遮罩66可為光阻、諸如SiN的硬罩等或其等之組合。而後，藉由適合的光微影製程等圖案化遮罩66。
在圖5A、圖5B及圖5C以及步驟210中，對基板50的第一區50A實施選擇性植入製程68。選擇性植入製程68改變密封間隔件層64的特性以允許密封間隔件層64的選擇性蝕刻，以在保留密封間隔件層64之其他部分的同時去除密封間隔件層64之部分。在一實施例中，選擇性植入製程68包含植入氧、氟等或其等之組合。在一實施例中，密封間隔件層64的植入區較密封間隔件層64的非植入區具有更高的蝕刻速率。在一些實施例中，以實質上垂直於基板50之主要表面的角度實施選擇性植入製程68，從而使密封間隔件層64的水平表面(即，實質上平行於基板50之主要表面的表面)在選擇性植入製程68期間被植入，而密封間隔件層64的垂直表面(即，實質上垂直於基板50之主要表面的表面)不被植入。
在圖6A、圖6B及圖6C以及步驟212中，對基板50的第一區50A中的密封間隔件層64及閘極介電層58實施選擇性蝕刻製程，以在第一區50A中形成密封間隔件64’及閘極介電質58’。密封間隔件64’形成在第一區50A中的閘極電極60及遮罩層62之側壁上。在一實施例中，選擇性蝕刻之處理氣體包含CF4、O2、及HBr等或其等之組合。
在圖7A、圖7B及圖7C以及步驟214中，對基板50的第一區50A實施電漿摻雜製程70以在鰭56中形成第一摻雜區72A。電漿摻雜製程70植入n型摻雜物(例如，P、As等)以形成輕摻雜汲極 (LDD)區。相對於束線植入製程，藉由利用電漿摻雜製程，本申請案可具有高摻雜的鰭56之頂部，而不具有因束線植入製程而引起的缺陷(例如，雙晶界缺陷)。在一實施例中，利用約0.1%至約0.9%的AsH3或PH3/He、及約99.1%到約99.9%的H2，在基板50的第一區50A中實施電漿摻雜製程70。在一實施例中，以約0.2千電子伏特(keV)及約5keV之間的恆定能量實施電漿摻雜製程70。在電漿摻雜製程70之後，第一摻雜區72A具有位於約1E20原子/cm3至約3E21原子/cm3的範圍內之As/P的摻雜濃度。電漿摻雜製程70可於從鰭56的表面起約5nm至約10nm的深度處形成陡摻雜輪廓接面，陡摻雜輪廓接面具有約1nm/十進位(decade)的摻雜輪廓陡峭度。
在圖8A、圖8B及圖8C以及步驟216中，去除遮罩66，從而使第二區50B中的密封間隔件層64暴露例如，若遮罩66為光阻，則可藉由合適的灰化製程去除遮罩66，諸如使用氧電漿。在其他實施例中，亦可使用蝕刻、CMP製程等或其等之組合去除遮罩66。在一實施例中，可藉由利用CF4、O2及HBr等或其等之組合的蝕刻製程去除遮罩66。圖8D顯示圖8C的鰭56及第一摻雜區72A的局部放大圖。第一摻雜區72A位於鰭56之頂部(尖端)中。
在圖9A、圖9B及圖9C以及步驟218中，藉由電漿沉積製程形成摻雜源層74。電漿沉積製程在基板50的第一區50A中的鰭56之頂面及側壁上、及在基板50的第二區50B中的密封間隔件層64上，形成具有實質均一厚度的共形層。在一實施例中，電漿沉積製程利用約15%至約100%的AsH3或PH3/He、及約85%至約0%的H2。摻雜源層74的厚度可位於約1nm至約5nm的範圍內，但其他厚度亦屬於本申請案的範圍內。
在一些實施例中，摻雜源層74係由磷矽酸鹽玻璃(PSG)及/或包含後續容易擴散至鰭56內之摻雜物的其他材料形成。 在此等實施例中，摻雜源層74可藉由濺鍍、CVD、PECVD、金屬有機CVD(MOCVD)、熔爐CVD(FCVD)、原子層沉積(ALD)、電漿增強ALD(PEALD)等或其等之組合形成。
儘管電漿摻雜製程70係在電漿沉積製程之前實施，但在本申請案的範圍內之其他實施例中，亦可反轉此等製程的順序。
在圖10A、圖10B及圖10C以及步驟220中，在基板50的第一及第二區50A及50B中的摻雜源層74上方，形成覆蓋層76。覆蓋層76有助於防止摻雜源層74在後續退火製程期間的蒸發。在一些實施例中，覆蓋層76由諸如Al2O3的氧化物、氮化物等或其等之組合形成。可藉由濺鍍、CVD、PECVD、MOCVD、FCVD、ALD、PEALD等或其等之組合形成覆蓋層。
在步驟222中，對基板50實施退火製程。圖11A、圖11B及圖11C顯示退火製程後之基板50。退火製程使摻雜物從摻雜源層74擴散至鰭56內，且亦活化第一摻雜區中的摻雜物，並活化形成基板50的第一區50A中之鰭56的第二摻雜區72B之來自摻雜源層74的摻雜物。第一摻雜區72A及第二摻雜區72B形成基板之第一區50A中的FinFET的LDD區。位於基板50之第二區50B中的鰭56上方之密封間隔件層64及閘極介電層58，作為阻擋層作用，從而使來自摻雜源層74的摻雜物不擴散至第二區50B中的鰭56內。
在基板50的第一區50A中，第二摻雜區72B沿著鰭56之頂部(尖端)及側壁延伸，且沿著鰭56之側壁提供實質均一的摻雜輪廓。第二摻雜區72B可於鰭56之頂部(尖端)與第一摻雜區72A重疊。第二摻雜區72B具有位於約5E19原子/cm3至約2E20原子/cm3的範圍內之As/P的摻雜濃度。第二摻雜區72B可於從鰭56的表面起約5nm至約10nm的深度處形成陡摻雜輪廓接面。圖11C雖顯示第二摻雜區72B間之鰭56的一部分，但在一些實施例中，鰭56形成為具有寬度， 從而使第二摻雜區72B沿著側壁以滿足均勻地摻雜鰭56全體。
在一些實施例中，退火製程可包含一或多個退火製程，且在該階段可實施一或多個退火製程以影響摻雜物從摻雜源層74至鰭56內的固相擴散。一或多個退火製程可意指使基板50經受約100℃及約1200℃之間的溫度且持續約1秒及約10小時之間的時間段。然而，其他退火參數亦屬於本申請案的範圍內。
在圖12A、12B、12C、12D及步驟224中，從基板50的第一及第二區域50A及50B去除覆蓋層76及摻雜源層74。在一些實施例中，可使用蝕刻、CMP製程等或其等之組合去除覆蓋層76及摻雜源層74。圖12D顯示圖12C的鰭56、第一摻雜區72A及第二摻雜區72B的局部放大圖。第一摻雜區72A位於鰭56之頂部(尖端)中，第二摻雜區72B位於鰭56之側壁中。
藉由利用此等混合式鰭摻雜技術(電漿摻雜製程及電漿沉積製程)，鰭56具有期望的鰭LDD摻雜輪廓。鰭56之頂部(尖端)具有第一摻雜區72A，且被摻雜為具有較包含第二摻雜區72B的鰭56之中間部/底部(側壁)更高的濃度。此等摻雜輪廓是有利的，因鰭56之頂部由於較低的臨界電壓而具有更高的載子流量，此係因因鰭56之頂部受到三個閘極(例如，閘極電極位於頂部的三側上)的控制且鰭56之中間部/底部受到兩個閘極的控制，如此一來，鰭56之中間部/底部具有稍微較高的臨界電壓及稍微較低的載子流量。
步驟226至步驟242，對基板50的第二區50B(例如，p型FinFET)實施與對基板50的第一區50A(例如，n型FinFET)進行之步驟208至224類似的製程。此等步驟的細節中與上述內容相似的部分將不再重複。
在步驟226中，於基板之第一區50A上方形成遮罩。此一遮罩及步驟可與上述步驟208中之遮罩及步驟相似，而本文不再 重複其描述。
在步驟228中，實施選擇性植入以將摻雜物植入至基板50之第二區50B中的密封間隔件層64內。此一選擇性植入製程及步驟可與上述步驟210中之選擇性植入製程及步驟相似，而本文不再重複其描述。
在步驟230中，對基板50的第二區50B中的密封間隔件層64及閘極介電層58實施選擇性蝕刻。這一選擇性蝕刻製程及步驟可與上述步驟212中之選擇性蝕刻製程及步驟相似，而本文不再重複其描述。
在步驟232中，對基板50的第二區50B實施電漿摻雜製程以在鰭56中形成第三摻雜區82A(參見圖13A、圖13B及圖13C)。電漿摻雜製程植入p型摻雜物(例如，B、Ga等)以在基板50之第二區50B的鰭56中形成LDD區。一實施例中，利用約0.1%至約0.9%的B2H6或BF3/H2、及約99.1%到約99.9%的He，在基板50的第二區50B中實施電漿摻雜製程。在一實施例中，以約2keV及約5keV之間的恆定能量實施電漿摻雜製程。在電漿摻雜製程之後，第三摻雜區82A具有位於約1E20原子/cm3至約3E21原子/cm3範圍內的B/Ga的摻雜濃度。電漿摻雜製程可於從鰭56的表面起約5nm至約10nm的深度處形成陡摻雜輪廓接面，陡摻雜輪廓接面具有約1nm/十進位(decade)的摻雜輪廓陡峭度。
在步驟234中，從基板50的第一區50A去除遮罩。此一遮罩去除製程及步驟可與上述步驟216中之遮罩去除製程及步驟相似，而本文不再重複其描述。
在步驟236中，藉由電漿沉積製程形成摻雜源層。電漿沉積製程形成共形層，該共形層在基板50之第二區50B中的鰭56之頂面及側壁上、在遮罩層(如果存在)上、或在基板50之第一區50A 中的其他保護結構上，具有實質均一的厚度。在一實施例中，電漿沉積製程係利用約15%至約100%的B2H6或BF3/H2、及約85%至約0%的He。摻雜源層的厚度可位於約1nm至約5nm的範圍內，但其他厚度亦屬於本申請案的範圍內。
在一些實施例中，摻雜源層由BSG及/或包含後續容易擴散至鰭56內之摻雜物的其他材料形成。在此等實施例中，可藉由濺鍍、CVD、PECVD、MOCVD、FCVD、ALD、PEALD等或其等之組合形成摻雜源層。
儘管電漿摻雜製程係在電漿沉積製程之前實施，但在本申請案的範圍內之其他實施例中，亦可反轉此等製程的順序。
在步驟238中，在基板50之第二區50B中的摻雜源層上方形成覆蓋層。此覆蓋層及步驟可與上述步驟220中之覆蓋層及步驟相似，而本文不再重複其描述。
在步驟240中，對基板50實施退火製程。此一退火製程使摻雜物從摻雜源層擴散至鰭56內，且亦活化在基板50的第二區50B中的鰭56中形成第四摻雜區82B的摻雜物。此退火製程及步驟可與上述步驟222中之退火製程及步驟相似，而本文不再重複其描述。
在圖13A、圖13B、圖13C以及步驟242中，去除覆蓋層及摻雜源層。此一去除製程及步驟可與上述步驟224中之去除製程及步驟相似，而本文不再重複其描述。
在基板50的第二區50B中，第四摻雜區82B沿著鰭56之頂部(尖端)及側壁延伸，且沿著鰭56之側壁提供實質均一的摻雜輪廓。第四摻雜區82B可於鰭56之頂部(尖端)與第三摻雜區82A重疊。第四摻雜區82B具有位於約5E19原子/cm3至約2E20原子/cm3的範圍內之B/Ga的摻雜濃度。第四摻雜區82B可於從鰭56的表面起約5nm至約10nm的深度處形成陡摻雜輪廓接面。圖13C雖顯示位於第四摻雜 區82B間之鰭56的一部分，但在一些實施例中，鰭56形成為具有寬度，從而使第四摻雜區82B沿著側壁以均勻地摻雜鰭56全體。
雖未明確顯示，但所屬技術領域中具有通常知識者，能夠輕易理解可對圖13A、圖13B及圖13C中顯示之結構實施進一步的處理步驟。例如，在步驟244中，可於閘極電極60之側壁上形成閘極間隔件。閘極間隔件(未圖示)可形成在閘極電極60之相對兩側上。可藉由在先前形成之結構上毯覆式沉積一間隔件層(未圖示)而形成閘極間隔件。在一實施例中，閘極間隔件可包含間隔件襯墊(未圖示)，間隔件襯墊包含SiN、SiC、SiGe、氮氧化物、氧化物、其等之組合等。間隔件層可包含SiN、氮氧化物、SiC、SiON、氧化物、其等之組合等，且可藉由利用形成此等層之方法形成，如CVD、電漿增強CVD、濺鍍及本領域習知之其他方法。而後，圖案化閘極間隔件，例如，藉由非等向性蝕刻以從該結構的水平表面去除間隔件層。
在步驟246中，可於鰭56中形成源極/汲極區。可於鰭56中形成源極/汲極區(未於圖13A、圖13B及圖13C中顯示，參考圖1中之源極/汲極區42與44)。可使用合適的摻雜物摻雜源極/汲極區以補充鰭56中的摻雜物。在另一實施例中，可藉由在鰭56中形成凹槽並在該凹槽中磊晶成長材料，以形成源極/汲極區。可藉由上述討論之植入方法或藉由作為成長材料時之原位摻雜而摻雜源極/汲極區。
除了上述討論的LDD區之外，源極/汲極區可包含重摻雜區。此一實施例中，在形成LDD區及閘極間隔件之後，可重摻雜源極/汲極區。此一摻雜形成LDD區及重摻雜區。LDD區主要位於閘極間隔件下方而重摻雜區沿著鰭56位於閘極間隔件的外側。在一些實施例中，鰭56包含抗穿通區(未圖示)。此抗穿通區防止電子或電洞從源極貫穿通道而至汲極的短通道效應。抗穿通區可與鰭56相同地摻雜但具有更高的摻雜濃度。
此外，在步驟248中，可於閘極電極60及鰭56上方形成鄰接閘極電極60及鰭56的蝕刻停止層(ESL)及層間介電質(ILD)。ESL及ILD可形成在閘極間隔件、閘極電極60、源極/汲極區、鰭56及STI區54上方。ESL可共形地沉積在基板50上之元件上方。在一實施例中，ESL係由SiN、SiCN、SiON等或其等之組合形成，且係藉由ALD、分子層沉積(MLD)、熔爐製程、CVD、PECVD等或其等之組合形成。
在形成ESL之後，可於ESL上方形成ILD。ILD可以共形地沉積在ESL上方。在一實施例中，ILD可包含SiO2、SiON等或其等之組合。ILD可藉由CVD、ALD、PECVD、次大氣壓CVD(SACVD)、可流動式化學氣相沉積、高密度電漿(HDP)、旋塗介電質製程等或其等之組合形成。
可藉由使用CMP製程將ILD平坦化以去除部分ILD。在其他實施例中，亦可使用諸如蝕刻之其他平坦化技術。
在可選步驟250中，可去除虛設閘極及閘極介電質。在閘極後製或取代閘極製程中，去除閘極電極60及閘極介電質58’。在可選的步驟252中，在去除的閘極電極及閘極介電質的位置形成有源閘極及閘極介電質。
在步驟254中，可以形成穿過ESL及ILD至鰭56及閘極電極60的接觸件及金屬間介電質(IMD)及其等之對應金屬。接觸件可以形成至閘極電極60及源極/汲極區。
圖15A、圖15B及圖15C係根據一些實施例之結構的摻雜輪廓。圖15A顯示在步驟214及232之電漿摻雜製程後但未進行電漿沉積製程及退火製程的鰭56之摻雜輪廓。在圖15A中，半導體結構300顯示為具有上部區域302及下部區域304。上部區域302具有高摻雜濃度而下部區域304無摻雜濃度或摻雜濃度幾乎為零。例如，上部區 域302的B、Ga、As、P等或其等之組合的摻雜濃度位於約1E20原子/cm3至約3E21原子/cm3的範圍內，而下部區域為非摻雜。如圖所示，電漿摻雜製程在摻雜輪廓中形成陡接面(在上部區域302及下部區域304之間的介面處)。
圖15B顯示在電漿沉積製程及退火製程218-222及236-240後但未進行電漿摻雜製程的鰭56之摻雜輪廓。在圖15B中，半導體結構300顯示為具有單一區域306。區域306具有均一的摻雜輪廓，但通常具有較藉由電漿摻雜製程摻雜之區域更低的摻雜濃度。例如，區域306之B、Ga、As、P等或其等之組合的摻雜濃度，位於約5E19原子/cm3至約2E20原子/cm3的範圍內。
圖15C顯示在步驟214及232之電漿摻雜製程、電漿沉積製程及退火製程218-222及236-240後的鰭56之摻雜輪廓。在圖15C中，半導體結構300顯示為具有上部區域308及下部區域310。上部區域308具有高摻雜濃度而下部區域310具有較低的摻雜濃度。例如，上部區域308之B、Ga、As、P等或其等之組合的摻雜濃度位於約1E20原子/cm3至約3E21原子/cm3的範圍內，而下部區域的B、Ga、As、P等或其等之組合的摻雜濃度位於約5E19原子/cm3至約2E20原子/cm3的範圍內。在一些實施例中，上部區域308的摻雜濃度由電漿摻雜製程決定，而下部區域的摻雜濃度由電漿沉積/退火製程決定。此一混合式摻雜技術在鰭56之頂部提供高摻雜濃度，同時在鰭56之中間部/底部中提供均一的摻雜濃度。
藉由利用此一混合式鰭摻雜技術(電漿摻雜製程及電漿沉積製程)，鰭56具有期望的鰭LDD摻雜輪廓。在基板50的第一區50A中，鰭56之頂部(尖端)具有第一摻雜區72A且被摻雜為具有比鰭56之中間部/底部(側壁)更高的濃度，鰭56之中間部/底部(側壁)包含第二摻雜區72B。在基板50的第二區50B中，鰭56之頂部 (尖端)具有第三摻雜區82A且被摻雜為具有比鰭56之中間部/底部(側壁)更高的濃度，鰭56之中間部/底部(側壁)包含第四摻雜區82B。此等摻雜輪廓是有利的，因鰭56的頂部由於低臨界電壓而具有更高的載子流量，此係因鰭56之頂部受到三個閘極(例如，閘極電極60位於頂部的三側上)的控制且鰭56之中間部/底部受到兩個閘極的控制，如此一來，鰭56之中間部/底部具有稍微較高的臨界電壓及稍微較低的載子流量。此外，混合式摻雜技術未使用束線植入製程，且因而防止因束線植入製程而引起的缺陷(例如，雙晶界缺陷)。此外，由於鰭之中間部/底部未以植入製程進行摻雜，故不存在導致朝向鰭底部之低摻雜或非摻雜的植入遮蔽效應。
一實施例係一種鰭式場效電晶體之形成方法，該方法包括：在基板上形成鰭；在鰭之頂部中形成第一摻雜區，第一摻雜區具有第一摻雜濃度；以及在鰭之中間部及底部中形成第二摻雜區，第二摻雜區具有第二摻雜濃度，第二摻雜濃度小於第一摻雜濃度。
另一實施例係一種鰭式場效電晶體之形成方法，該方法包括：在基板上形成第一組鰭與第二組鰭，第一組鰭位於基板之第一區中，且第二組鰭位於基板之第二區中；在第一組鰭上方形成第一閘極，並在第二組鰭上方形成第二閘極；於基板之第二區上方形成第一遮罩；以及對第一組鰭實施第一電漿摻雜製程以在第一組鰭之頂部中形成第一摻雜區。該方法更包括：去除位於基板之第二區上方的第一遮罩；在第一組鰭之頂面及側壁上形成第一摻雜源層；在第一摻雜源層上方形成第一覆蓋層；以及將第一組鰭退火以形成沿著第一組鰭之側壁的第二摻雜區。
進一步的實施例係一種結構，該結構包括：位於基板上的鰭，鰭包含上部及下部，上部具有第一摻雜物之第一摻雜濃度，下部具有第一摻雜物之第二摻雜濃度，第一摻雜濃度大於第二摻雜濃 度；隔離區，位於基板中且位於鰭之相對兩側上，鰭的上部及下部從隔離區之間突出；以及閘極結構，沿著鰭之側壁並位於鰭之頂面的上方，閘極結構限定位於鰭中的通道區，鰭之上部及下部與鰭中的通道區相鄰。
以上內容概述若干實施例的特徵，因而所屬技術領域中具有通常知識者可更為理解本申請案揭示內容之各方面。所屬技術領域中具有通常知識者應理解可輕易使用本申請案揭示內容作為基礎，用於設計或修改其他製程及結構而與本申請案所述之實施例具有相同目的及/或達到相同優點。所屬技術領域中具有通常知識者亦應理解此均等架構並未脫離本申請案揭示內容的精神與範圍，且在不脫離本申請案揭示內容之精神及範圍的情況下，所屬技術領域中具有通常知識者可進行各種變化、取代、與替換。
50‧‧‧基板
52‧‧‧半導體帶
54‧‧‧淺溝槽隔離(shallow trench isolation,STI)區
56‧‧‧鰭
58‧‧‧閘極介電層
60‧‧‧閘極電極
62‧‧‧遮罩層
64‧‧‧密封間隔件層
72A‧‧‧第一摻雜區
72B‧‧‧第二摻雜區

Claims (9)

  1. 一種鰭式場效電晶體之形成方法，包含：於一基板上形成一鰭；於該鰭之一頂部形成一第一摻雜區，該第一摻雜區具有一第一摻雜濃度；以及於該鰭之一中間部與一底部形成一第二摻雜區，該第二摻雜區具有一第二摻雜濃度，該第二摻雜濃度小於該第一摻雜濃度，其中形成該第二摻雜區之步驟包含實施一電漿沉積製程以於該鰭之一頂面與複數側壁上形成一摻雜源層。
  2. 如申請專利範圍第1項之鰭式場效電晶體之形成方法，其中，該第一摻雜區之形成更包含對該鰭實施一電漿摻雜製程。
  3. 如申請專利範圍第1項之鰭式場效電晶體之形成方法，其中，該電漿摻雜製程之實施係利用約0.1%至約0.9%的AsH3或PH3/He、及約99.1%至約99.9%的H2。
  4. 如申請專利範圍第1項之鰭式場效電晶體之形成方法，其中，該電漿摻雜製程之實施係利用約0.1%至約0.9%的B2H6或BF3/H2、及約99.1%至約99.9%的He。
  5. 如申請專利範圍第1項之鰭式場效電晶體之形成方法，其中，該第二摻雜區之形成更包含：於該摻雜源層上方形成一覆蓋層；以及將該鰭退火，該退火製程使摻雜物從該摻雜源層起擴散至該鰭內。
  6. 如申請專利範圍第1項之鰭式場效電晶體之形成方法，其中，該第一摻雜濃度位於約1E20原子/cm3至約3E21原子/cm3之範圍內， 且該第二摻雜濃度位於約5E19原子/cm3至約2E20原子/cm3之範圍內。
  7. 如申請專利範圍第1項之鰭式場效電晶體之形成方法，其中，該第二摻雜區沿著該鰭之該複數側壁延伸，該第一摻雜區與該第二摻雜區在該鰭之源極與汲極區中形成輕摻雜汲極(lightly doped drain,LDD)區。
  8. 一種鰭式場效電晶體之形成方法，包含：於一基板上形成一第一組鰭與一第二組鰭，該第一組鰭位於該基板之一第一區中，且該第二組鰭位於該基板之一第二區中；於該第一組鰭上方形成一第一閘極並於該第二組鰭上方形成一第二閘極；於該基板之該第二區上方形成一第一遮罩；對該第一組鰭實施一第一電漿摻雜製程以於該第一組鰭之複數頂部中形成複數個第一摻雜區；去除該基板之該第二區上方之該第一遮罩；於該第一組鰭之複數頂面與複數側壁上形成一第一摻雜源層；於該第一摻雜源層上方形成一第一覆蓋層；以及將該第一組鰭退火以形成沿著該第一組鰭之該複數側壁的複數個第二摻雜區。
  9. 一種鰭式場效電晶體之結構，包含：一鰭，位於一基板上，該鰭包含一上部與一下部，該上部具有一第一摻雜物之一第一摻雜濃度，該下部具有該第一摻雜物之一第二摻雜濃度，該第一摻雜濃度大於該第二摻雜濃度；複數個隔離區，位於該基板中且位於該鰭之相對兩側上，該 鰭之該上部與該下部從該隔離區之間突出；以及一閘極結構，沿著該鰭之複數側壁並位於該鰭之一頂面的上方，該閘極結構於該鰭中定義一通道區，該鰭之該上部及該下部與該鰭中之該通道區相鄰，其中，該第一摻雜濃度位於約1E20原子/cm3至約3E21原子/cm3之範圍內，且該第二摻雜濃度位於約5E19原子/cm3至約2E20原子/cm3之範圍內。
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