CN109216277B - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN109216277B
CN109216277B CN201710512418.4A CN201710512418A CN109216277B CN 109216277 B CN109216277 B CN 109216277B CN 201710512418 A CN201710512418 A CN 201710512418A CN 109216277 B CN109216277 B CN 109216277B
Authority
CN
China
Prior art keywords
insulator layer
semiconductor
semiconductor fin
trench
punch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710512418.4A
Other languages
English (en)
Other versions
CN109216277A (zh
Inventor
周飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710512418.4A priority Critical patent/CN109216277B/zh
Priority to US16/020,703 priority patent/US10763259B2/en
Publication of CN109216277A publication Critical patent/CN109216277A/zh
Application granted granted Critical
Publication of CN109216277B publication Critical patent/CN109216277B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种半导体装置的制造方法。该方法包括：提供半导体结构，该半导体结构包括：衬底、在衬底上的多个半导体鳍片、在每个半导体鳍片周围的沟槽以及填充沟槽的第一绝缘物层，其中，多个半导体鳍片包括第一半导体鳍片和第二半导体鳍片；对第一半导体鳍片执行第一掺杂以在第一半导体鳍片中形成第一抗穿通区域；去除第一绝缘物层的至少一部分以使得沟槽的至少一部分未被第一绝缘物层填充；形成第二绝缘物层，其中第二绝缘物层填充沟槽的未被填充部分；以及在形成第二绝缘物层之后，对第二半导体鳍片执行第二掺杂以在第二半导体鳍片中形成第二抗穿通区域。本发明可以降低用于第一掺杂的掺杂物扩散到第二半导体鳍片中的可能性。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体装置的制造方法。
背景技术
随着MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)器件的尺寸逐渐减小，短沟道效应(the short channel effect，简称为SCE)成为一个关键问题。FINFET(Fin Field Effect Transistor，鳍片式场效应晶体管)器件对沟道电荷显示出比较好的栅极控制能力，从而可以进一步缩小CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)器件的尺寸。
目前，为了防止FinFET器件的源极和漏极穿通，需要对半导体鳍片进行抗穿通注入(the anti-punch through implantation)，以在半导体鳍片中形成抗穿通区域。对于NMOS，其抗穿通注入需要向半导体鳍片注入含硼的离子，而且有一部分含硼离子会被注入到STI(Shallow Trench Isolation，浅沟槽隔离)中，由于NMOS的抗穿通注入比PMOS的抗穿通注入更深，导致有一部分被注入到STI中的含硼的离子向PMOS的半导体鳍片扩散，而且在退火处理之后，这部分含硼的离子将会掺杂进入PMOS的半导体鳍片中，这将降低器件性能。
发明内容
本发明的发明人发现，对于NMOS，其抗穿通注入需要向半导体鳍片注入含硼的离子，而且有一部分含硼离子会被注入到STI中，通常NMOS的抗穿通注入比PMOS的抗穿通注入更深，导致有一部分被注入到STI中的含硼的离子向PMOS的半导体鳍片扩散，而且在退火处理之后，这部分含硼的离子将会掺杂进入PMOS的半导体鳍片中，这将降低器件性能。
本发明需要解决的一个技术问题是：减少由于抗穿通注入所导致的STI中被掺杂的掺杂物的量，从而减少由于扩散导致的其他半导体鳍片被该掺杂物掺杂的可能性。
根据本发明的第一方面，提供了一种半导体装置的制造方法，包括：提供半导体结构，所述半导体结构包括：衬底、在所述衬底上的多个半导体鳍片、在每个所述半导体鳍片周围的沟槽以及填充所述沟槽的第一绝缘物层，其中，所述多个半导体鳍片包括用于形成第一器件的第一半导体鳍片和用于形成第二器件的第二半导体鳍片；对所述第一半导体鳍片执行第一掺杂以在所述第一半导体鳍片中形成第一抗穿通区域；在形成所述第一抗穿通区域之后，去除所述第一绝缘物层的至少一部分以使得所述沟槽的至少一部分未被所述第一绝缘物层填充；形成第二绝缘物层，其中所述第二绝缘物层填充所述沟槽的未被填充部分；以及在形成所述第二绝缘物层之后，对所述第二半导体鳍片执行第二掺杂以在所述第二半导体鳍片中形成第二抗穿通区域。
在一个实施例中，在提供半导体结构的步骤中，所述半导体结构还包括：在每个所述半导体鳍片之上的硬掩模层；其中，所述第一绝缘物层的上表面与所述硬掩模层的上表面齐平；其中，在执行所述第一掺杂的过程中，经过所述硬掩模层对所述第一半导体鳍片执行第一掺杂。
在一个实施例中，所述第一掺杂为第一离子注入工艺，所述第二掺杂为第二离子注入工艺。
在一个实施例中，所述第一器件为NMOS器件，所述第二器件为PMOS器件；所述第一离子注入工艺的条件包括：所注入的离子为P型掺杂物，注入能量为10keV至20keV，注入剂量为1.0×1013atom/cm2至4.0×1014atom/cm2；所述第二离子注入工艺的条件包括：所注入的离子为N型掺杂物，注入能量为35keV至120keV，注入剂量为1.0×1013atom/cm2至5.0×1014atom/cm2。
在一个实施例中，经过所述硬掩模层对所述第一半导体鳍片执行第一掺杂的步骤包括：在形成所述第一绝缘物层之后的半导体结构上形成图案化的第一掩模层，所述第一掩模层露出在所述第一半导体鳍片上的所述硬掩模层的部分；经过露出的所述硬掩模层的部分，对所述第一半导体鳍片执行第一掺杂，以在所述第一半导体鳍片中形成第一抗穿通区域；以及去除所述第一掩模层。
在一个实施例中，在形成所述第二绝缘物层的过程中，所述第二绝缘物层覆盖所述半导体鳍片和所述硬掩模层；对所述第二半导体鳍片执行第二掺杂的步骤包括：在形成所述第二绝缘物层之后的半导体结构上形成图案化的第二掩模层，所述第二掩模层露出在所述第二半导体鳍片上方的所述第二绝缘物层的部分；经过所述第二绝缘物层的露出部分和该露出部分下面的所述硬掩模层的部分，对所述第二半导体鳍片执行第二掺杂，以在所述第二半导体鳍片中形成第二抗穿通区域；以及去除所述第二掩模层。
在一个实施例中，在形成所述第二绝缘物层之后，所述第二绝缘物层和所述第一绝缘物层一起作为填充所述沟槽的沟槽绝缘物层；在形成所述第二抗穿通区域之后，所述方法还包括：去除所述沟槽绝缘物层的一部分以露出所述半导体鳍片的一部分，使得所述半导体鳍片的被露出部分达到目标高度。
在一个实施例中，在去除所述沟槽绝缘物层一部分之后，所述第一抗穿通区域和所述第二抗穿通区域分别低于所述沟槽绝缘物层的剩余部分的上表面。
在一个实施例中，所述第一抗穿通区域和所述第二抗穿通区域分别与所述沟槽绝缘物层的剩余部分的上表面的垂直距离为
Figure BDA0001335792650000031
至
Figure BDA0001335792650000032
在一个实施例中，所述方法还包括：对形成所述第二抗穿通区域之后的半导体结构执行退火处理。
在一个实施例中，所述退火处理为快速热退火工艺。
在一个实施例中，所述快速热退火工艺的温度为950℃至1100℃；所述快速热退火工艺的时间小于30秒。
在一个实施例中，所述方法还包括：在执行所述退火处理之后，去除所述硬掩模层。
在上述制造方法中，在对第一半导体鳍片执行第一掺杂以形成第一抗穿通区域之后，去除第一绝缘物层的至少一部分以使得沟槽的至少一部分未被第一绝缘物层填充，然后形成填充沟槽的未被填充部分的第二绝缘物层，然后对第二半导体鳍片执行第二掺杂以形成第二抗穿通区域。通过去除第一绝缘物层的至少一部分，可以减少第一绝缘物层中可能掺入的用于第一掺杂的掺杂物的量，从而可以降低该掺杂物扩散到第二半导体鳍片中的可能性，从而可以提高器件性能。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1A至图1E是示意性地示出现有技术的半导体装置的制造过程中在半导体鳍片中形成抗穿通区域的若干阶段的结构的横截面图。
图2是示意性地示出根据本发明一个实施例的半导体装置的制造方法的流程图。
图3是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图4是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图5是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图6是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图7是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图8是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图9是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图10是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图11是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图12是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图13是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
图14是示意性地示出根据本发明一个实施例的半导体装置的制造过程中一个阶段的结构的横截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1A至图1E是示意性地示出现有技术的半导体装置的制造过程中在半导体鳍片中形成抗穿通区域的若干阶段的结构的横截面图。
首先，如图1A所示，通过刻蚀工艺在衬底10上形成多个半导体鳍片，该多个半导体鳍片可以包括用于形成NMOS(N-channel metal oxide semiconductor，N沟道金属氧化物半导体)器件的第一半导体鳍片11和用于形成PMOS(P-channel metal oxidesemiconductor，P沟道金属氧化物半导体)器件的第二半导体鳍片12。在这些鳍片的周围形成有沟槽13。此外，在形成半导体鳍片的过程中，还在半导体鳍片上形成有硬掩模层12。
接下来，如图1B所示，沉积沟槽绝缘物层14，该沟槽绝缘物层14填充沟槽13，然后对该沟槽绝缘物层14执行CMP(Chemical Mechanical Planarization，化学机械平坦化)。
接下来，如图1C所示，刻蚀沟槽绝缘物层14，以露出半导体鳍片的一部分。在该过程中，硬掩模层12保留在半导体鳍片上。这里，沟槽和沟槽绝缘物层即为STI。
接下来，如图1D所示，分别对第一半导体鳍片11周围的沟槽绝缘物层14和第二半导体鳍片12周围的沟槽绝缘物层14执行抗穿通离子注入(也可以称为沟道停止注入)。例如，向第一半导体鳍片11周围的沟槽绝缘物层的部分中注入硼离子，向第二半导体鳍片12周围的沟槽绝缘物层的部分中注入砷离子。该抗穿通离子注入会横向扩散注入到相应的半导体鳍片中，从而在相应的半导体鳍片中形成抗穿通区域，例如在第一半导体鳍片11中形成第一抗穿通区域15，在第二半导体鳍片12中形成第二抗穿通区域16。
通常在对NMOS进行抗穿通离子注入的过程中，由于为了解决硼掺杂的损耗问题，因此相比PMOS，NMOS的抗穿通注入更深。本发明的发明人发现，由于NMOS的抗穿通注入更深，导致在对NMOS进行注入时在N/P边界的沟槽绝缘物层的部分中也会注入硼离子，例如导致有一部分硼离子向第二半导体鳍片扩散，如图1D的圆圈处所示。
接下来，如图1E所示，执行退火处理。本发明的发明人发现，由于在抗穿通注入时，有一部分硼离子向PMOS的第二半导体鳍片扩散，因此在该退火处理之后，这部分硼离子将会掺杂进入第二半导体鳍片(第二半导体鳍片为N型)中，如图1E所示。这将使得PMOS器件(例如该PMOS器件可以作为SRAM(Static Random Access Memory，静态随机存取存储器)的上拉晶体管)的阈值电压Vt与饱和电流Idast发生变动，导致该PMOS器件与其他邻近器件的阈值电压和饱和电流失配或不同，影响器件性能。
图2是示意性地示出根据本发明一个实施例的半导体装置的制造方法的流程图。图3至图14是示意性地示出根据本发明一个实施例的半导体装置的制造过程中若干阶段的结构的横截面图。
如图2所示，在步骤S201，提供半导体结构，该半导体结构包括：衬底、在该衬底上的多个半导体鳍片、在每个该半导体鳍片周围的沟槽以及填充该沟槽的第一绝缘物层，其中，该多个半导体鳍片包括用于形成第一器件的第一半导体鳍片和用于形成第二器件的第二半导体鳍片。
在一个实施例中，在提供半导体结构的步骤中，该半导体结构还可以包括：在每个半导体鳍片之上的硬掩模层。其中，该第一绝缘物层的上表面与该硬掩模层的上表面齐平。
下面结合图3至图5详细描述提供半导体结构的过程。
如图3所示，提供初始结构。该初始结构可以包括：衬底(例如硅衬底)30和在该衬底30上的多个半导体鳍片(例如硅)。其中，该多个半导体鳍片包括用于形成第一器件(例如，该第一器件为NMOS器件)的第一半导体鳍片311和用于形成第二器件(例如，该第二器件为PMOS器件)的第二半导体鳍片312。该初始结构还可以包括：在每个半导体鳍片上的硬掩模层(例如氮化硅)32以及在每个半导体鳍片周围的沟槽33。相邻的半导体鳍片被沟槽33间隔开。可选地，如图3所示，该初始结构还可以包括：在半导体鳍片与硬掩模层32之间的缓冲层34。例如，该缓冲层的材料可以为二氧化硅。
需要说明的是，附图中的虚线只是为了示出和说明的方便，实际的结构中并不一定存在该线。
接下来，如图4所示，例如可以通过沉积工艺形成填充沟槽33的第一绝缘物层(例如二氧化硅)41。可选地，在形成第一绝缘物层41之前，可以在图3所示的结构上沉积衬垫(liner)层35。例如该衬垫层35可以为二氧化硅。然后，可以利用FCVD(Flowable ChemicalVapor Deposition，可流动化学气相沉积)工艺在衬垫层35上形成填充沟槽的第一绝缘物层41。
接下来，如图5所示，对第一绝缘物层41执行回蚀刻和/或平坦化(例如CMP)工艺，使得该第一绝缘物层41的上表面与硬掩模层32的上表面齐平，即露出硬掩模层32的上表面。需要说明的是，这里的术语“齐平”包括但不限于绝对的齐平，而是可以存在一定的误差，就像在“齐平”前面加上“基本上”的描述一样。
至此，形成了根据本发明一个实施例的半导体结构，如图5所示，该半导体结构可以包括：衬底30、在该衬底30上的多个半导体鳍片、在每个该半导体鳍片周围的沟槽33以及填充该沟槽33的第一绝缘物层41。其中，该多个半导体鳍片可以包括用于形成第一器件的第一半导体鳍片311和用于形成第二器件的第二半导体鳍片312。该半导体结构还可以包括：在每个半导体鳍片之上的硬掩模层32。其中，该第一绝缘物层41的上表面与该硬掩模层32的上表面齐平。可选地，如图5所示，该半导体结构还可以包括：在半导体鳍片与硬掩模层32之间的缓冲层34。
回到图2，在步骤S202，对第一半导体鳍片执行第一掺杂以在该第一半导体鳍片中形成第一抗穿通区域。例如，该第一掺杂可以为第一离子注入工艺。
在一个实施例中，在执行所述第一掺杂的过程中，可以经过硬掩模层对第一半导体鳍片执行第一掺杂。下面结合图6和图7详细描述该经过硬掩模层对第一半导体鳍片执行第一掺杂的过程。
如图6所示，在形成第一绝缘物层41之后的半导体结构上形成图案化的第一掩模层(例如光刻胶)51，该第一掩模层51露出在第一半导体鳍片311上的硬掩模层32的部分。
接下来，如图6所示，经过露出的硬掩模层32的部分，对第一半导体鳍片311执行第一掺杂(例如第一离子注入工艺)，以在第一半导体鳍片311中形成第一抗穿通区域61。
在第一器件为NMOS器件，即在第一半导体鳍片311为用于形成NMOS器件的情况下，该第一离子注入工艺的条件可以包括：所注入的离子为P型掺杂物(例如该P型掺杂物可以为包含硼的离子(例硼离子或二氟化硼离子))，注入能量可以为10keV至20keV(例如15keV)，注入剂量可以为1.0×1013atom/cm2至4.0×1014atom/cm2(例如，5.0×1013atom/cm2、1.0×1014atom/cm2或2.0×1014atom/cm2)。
接下来，如图7所示，去除第一掩模层51。从而实现了经过硬掩模层对第一半导体鳍片执行第一掺杂的过程。在一些实施例中，在执行第一掺杂的过程中，有一部分P型掺杂物可能会被掺杂进入第一绝缘物层41中。
回到图2，在步骤S203，在形成第一抗穿通区域之后，去除第一绝缘物层的至少一部分以使得沟槽的至少一部分未被第一绝缘物层填充。
图8示意性地示出了在步骤S203的结构的横截面图。如图8所示，例如可以通过刻蚀工艺去除第一绝缘物层41的一部分，露出半导体鳍片(即第一半导体鳍片311和第二半导体鳍片312)的一部分，从而使得第一绝缘物层41的剩余部分可以部分地填充沟槽33，即该沟槽33的一部分未被第一绝缘物层41填充。优选地，所去除的第一绝缘物层的部分的厚度可以为
Figure BDA0001335792650000101
至
Figure BDA0001335792650000102
(例如
Figure BDA0001335792650000103
或
Figure BDA0001335792650000104
等)，这样，可以尽量多的减少第一绝缘物层中可能掺杂的P型掺杂物的数量。可选地，在去除第一绝缘物层41的部分的过程中，还可以去除衬垫层35的部分。在另一些实施例中，还可以将该第一绝缘物层41全部去除，这样可以将第一绝缘物层中可能掺杂的P型掺杂物全部去除干净。在该实施例中，通过去除第一绝缘物层的至少一部分，可以减少第一绝缘物层中可能掺杂的P型掺杂物，从而可以降低P型掺杂物扩散到第二半导体鳍片中的可能性。
回到图2，在步骤S204，形成第二绝缘物层，其中该第二绝缘物层填充沟槽的未被填充部分。
图9示意性地示出了在步骤S204的结构的横截面图。如图9所示，例如通过沉积工艺形成第二绝缘物层42，其中该第二绝缘物层42填充沟槽的未被填充部分。在该形成第二绝缘物层42的过程中，该第二绝缘物层42覆盖半导体鳍片(即第一半导体鳍片311和第二半导体鳍片312)和硬掩模层32。例如，该第二绝缘物层42可以包括二氧化硅。优选地，该第二绝缘物层42可以包括：利用HARP(high aspect ratio process，高深比工艺)沉积的二氧化硅或利用HDP(high density plasma，高密度等离子体)化学气相沉积的二氧化硅。相比一般的二氧化硅，该利用HARP沉积的二氧化硅或利用HDP化学气相沉积的二氧化硅的填充沟槽能力更好。
可选地，在形成第二绝缘物层42之后，还可以对该第二绝缘物层42执行平坦化。
在本发明的实施例中，在形成第二绝缘物层42之后，该第二绝缘物层42和该第一绝缘物层41可以一起作为填充沟槽33的沟槽绝缘物层40。
回到图2，在步骤S205，在形成第二绝缘物层之后，对第二半导体鳍片执行第二掺杂以在该第二半导体鳍片中形成第二抗穿通区域。例如，该第二掺杂可以为第二离子注入工艺。
下面结合图10和图11详细描述该对第二半导体鳍片执行第二掺杂的过程。
如图10所示，在形成第二绝缘物层42之后的半导体结构上形成图案化的第二掩模层(例如光刻胶)52，该第二掩模层52露出在第二半导体鳍片312上方的第二绝缘物层42的部分。
接下来，如图10所示，经过第二绝缘物层42的露出部分和该露出部分下面的硬掩模层32的部分，对第二半导体鳍片312执行第二掺杂(例如第二离子注入工艺)，以在第二半导体鳍片312中形成第二抗穿通区域62。
在第二器件为PMOS器件，即在第二半导体鳍片为用于形成PMOS器件的情况下，第二离子注入工艺的条件可以包括：所注入的离子为N型掺杂物(例如该N型掺杂物可以为包含磷或砷的离子(例如磷离子或砷离子))，注入能量可以为35keV至120keV(例如50keV或100keV等)，注入剂量可以为1.0×1013atom/cm2至5.0×1014atom/cm2(例如可以为5.0×1013atom/cm2、1.0×1014atom/cm2或3.0×1014atom/cm2等)。
接下来，如图11所示，去除第二掩模层52。从而实现了对第二半导体鳍片执行第二掺杂的过程。
需要说明的是，为了描述和示出的方便，在图11中，第一绝缘物层41和第二绝缘物层42被统一画成沟槽绝缘物层40。
至此，提供了根据本发明一个实施例的半导体装置的制造方法。在上述制造方法中，在对第一半导体鳍片执行第一掺杂以形成第一抗穿通区域之后，去除第一绝缘物层的至少一部分以使得沟槽的至少一部分未被第一绝缘物层填充，然后形成第二绝缘物层以填充沟槽的未被填充部分，然后对第二半导体鳍片执行第二掺杂以形成第二抗穿通区域。通过去除第一绝缘物层的至少一部分，可以减少第一绝缘物层中可能掺入的用于第一掺杂的掺杂物(例如P型掺杂物)的量，从而可以降低该掺杂物(例如P型掺杂物)扩散到第二半导体鳍片中的可能性，从而可以提高器件性能。
在本发明的实施例中，如图12所示，在形成第二抗穿通区域之后，上述制造方法还可以包括：去除沟槽绝缘物层40的一部分以露出半导体鳍片的一部分，使得该半导体鳍片的被露出部分达到目标高度。
在一个实施例中，在去除沟槽绝缘物层40一部分之后，第一抗穿通区域61和第二抗穿通区域62分别低于沟槽绝缘物层40的剩余部分的上表面。优选地，该第一抗穿通区域61和该第二抗穿通区域62分别与沟槽绝缘物层40的剩余部分的上表面的垂直距离可以为
Figure BDA0001335792650000121
至
Figure BDA0001335792650000122
即，第一抗穿通区域61与沟槽绝缘物层40的剩余部分的上表面的垂直距离H1可以为
Figure BDA0001335792650000123
至
Figure BDA0001335792650000124
(例如
Figure BDA0001335792650000125
或
Figure BDA0001335792650000126
等)，第二抗穿通区域62与沟槽绝缘物层40的剩余部分的上表面的垂直距离H2可以为
Figure BDA0001335792650000127
至
Figure BDA0001335792650000128
(例如
Figure BDA0001335792650000129
或
Figure BDA00013357926500001210
等)。在该实施例中，利用本发明的制造方法可以允许第一抗穿通区域61和第二抗穿通区域62分别与沟槽绝缘物层40的剩余部分的上表面的垂直距离近似相等，而不受限于现有技术中所需要的用于NMOS的抗穿通注入的深度大于用于PMOS的抗穿通注入的深度的限制。
在本发明的实施例中，如图13所示，上述制造方法还可以包括：对形成第二抗穿通区域62之后的半导体结构执行退火处理。例如，该退火处理可以为快速热退火(RapidThermal Annealing，简称为RTA)工艺。在一个实施例中，该快速热退火工艺的温度可以为950℃至1100℃(例如1000℃等)。该快速热退火工艺的时间可以小于30秒(例如10秒或20秒等)。该退火处理可以激活抗穿通区域中的掺杂物。此外，该退火处理可以造成掺杂物的扩散，例如第一掺杂时可能会有部分第一掺杂的掺杂物横向扩散到沟槽中的第一绝缘物层中，但是由于上述方法中去除了第一绝缘物层的被掺杂的该部分，减少了上述退火处理所导致的第一掺杂的掺杂物的向第二半导体鳍片扩散的可能性。
在本发明的实施例中，如图14所示，上述制造方法还可以包括：在执行退火处理之后，去除硬掩模层32。
在一个实施例中，如图14所示，在去除硬掩模层32之后，上述制造方法还可以包括：去除缓冲层34。
至此，提供了根据本发明另一些实施例的半导体装置的制造方法。
在本发明的制造方法中，在对第一半导体鳍片执行第一掺杂以形成第一抗穿通区域之后，去除第一绝缘物层的至少一部分以使得沟槽的至少一部分未被第一绝缘物层填充，然后第二绝缘物层以形成填充沟槽的未被填充部分，然后对第二半导体鳍片执行第二掺杂以形成第二抗穿通区域，从而可以减少第一绝缘物层中可能掺入的用于第一掺杂的掺杂物(例如P型掺杂物)，因此在执行退火处理之后，可以降低该掺杂物(例如P型掺杂物)被掺入到第二半导体鳍片中的可能性，改善器件(例如SRAM的上拉晶体管)的阈值电压与饱和电流的失配性能，从而可以提高器件性能。
至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (13)

1.一种半导体装置的制造方法，其特征在于，包括：
提供半导体结构，所述半导体结构包括：衬底、在所述衬底上的多个半导体鳍片、在每个所述半导体鳍片周围的沟槽以及填充所述沟槽的第一绝缘物层，其中，所述多个半导体鳍片包括用于形成第一器件的第一半导体鳍片和用于形成第二器件的第二半导体鳍片；
对所述第一半导体鳍片执行第一掺杂以在所述第一半导体鳍片中形成第一抗穿通区域；
在形成所述第一抗穿通区域之后，去除所述第一绝缘物层的至少一部分以使得所述沟槽的至少一部分未被所述第一绝缘物层填充；
形成第二绝缘物层，其中所述第二绝缘物层填充所述沟槽的未被填充部分；以及
在形成所述第二绝缘物层之后，对所述第二半导体鳍片执行第二掺杂以在所述第二半导体鳍片中形成第二抗穿通区域。
2.根据权利要求1所述的方法，其特征在于，
在提供半导体结构的步骤中，所述半导体结构还包括：在每个所述半导体鳍片之上的硬掩模层；其中，所述第一绝缘物层的上表面与所述硬掩模层的上表面齐平；
其中，在执行所述第一掺杂的过程中，经过所述硬掩模层对所述第一半导体鳍片执行第一掺杂。
3.根据权利要求1所述的方法，其特征在于，
所述第一掺杂为第一离子注入工艺，所述第二掺杂为第二离子注入工艺。
4.根据权利要求3所述的方法，其特征在于，
所述第一器件为NMOS器件，所述第二器件为PMOS器件；
所述第一离子注入工艺的条件包括：所注入的离子为P型掺杂物，注入能量为10keV至20keV，注入剂量为1.0×1013atom/cm2至4.0×1014atom/cm2；
所述第二离子注入工艺的条件包括：所注入的离子为N型掺杂物，注入能量为35keV至120keV，注入剂量为1.0×1013atom/cm2至5.0×1014atom/cm2。
5.根据权利要求2所述的方法，其特征在于，经过所述硬掩模层对所述第一半导体鳍片执行第一掺杂的步骤包括：
在形成所述第一绝缘物层之后的半导体结构上形成图案化的第一掩模层，所述第一掩模层露出在所述第一半导体鳍片上的所述硬掩模层的部分；
经过露出的所述硬掩模层的部分，对所述第一半导体鳍片执行第一掺杂，以在所述第一半导体鳍片中形成第一抗穿通区域；以及
去除所述第一掩模层。
6.根据权利要求2所述的方法，其特征在于，
在形成所述第二绝缘物层的过程中，所述第二绝缘物层覆盖所述半导体鳍片和所述硬掩模层；
对所述第二半导体鳍片执行第二掺杂的步骤包括：
在形成所述第二绝缘物层之后的半导体结构上形成图案化的第二掩模层，所述第二掩模层露出在所述第二半导体鳍片上方的所述第二绝缘物层的部分；
经过所述第二绝缘物层的露出部分和该露出部分下面的所述硬掩模层的部分，对所述第二半导体鳍片执行第二掺杂，以在所述第二半导体鳍片中形成第二抗穿通区域；以及
去除所述第二掩模层。
7.根据权利要求1所述的方法，其特征在于，
在形成所述第二绝缘物层之后，所述第二绝缘物层和所述第一绝缘物层一起作为填充所述沟槽的沟槽绝缘物层；
在形成所述第二抗穿通区域之后，所述方法还包括：
去除所述沟槽绝缘物层的一部分以露出所述半导体鳍片的一部分，使得所述半导体鳍片的被露出部分达到目标高度。
8.根据权利要求7所述的方法，其特征在于，
在去除所述沟槽绝缘物层一部分之后，所述第一抗穿通区域和所述第二抗穿通区域分别低于所述沟槽绝缘物层的剩余部分的上表面。
9.根据权利要求8所述的方法，其特征在于，
所述第一抗穿通区域和所述第二抗穿通区域分别与所述沟槽绝缘物层的剩余部分的上表面的垂直距离为
Figure FDA0001335792640000031
至
Figure FDA0001335792640000032
10.根据权利要求2所述的方法，其特征在于，还包括：对形成所述第二抗穿通区域之后的半导体结构执行退火处理。
11.根据权利要求10所述的方法，其特征在于，
所述退火处理为快速热退火工艺。
12.根据权利要求11所述的方法，其特征在于，
所述快速热退火工艺的温度为950℃至1100℃；所述快速热退火工艺的时间小于30秒。
13.根据权利要求10所述的方法，其特征在于，还包括：
在执行所述退火处理之后，去除所述硬掩模层。
CN201710512418.4A 2017-06-29 2017-06-29 半导体装置的制造方法 Active CN109216277B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201710512418.4A CN109216277B (zh) 2017-06-29 2017-06-29 半导体装置的制造方法
US16/020,703 US10763259B2 (en) 2017-06-29 2018-06-27 Semiconductor device manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710512418.4A CN109216277B (zh) 2017-06-29 2017-06-29 半导体装置的制造方法

Publications (2)

Publication Number Publication Date
CN109216277A CN109216277A (zh) 2019-01-15
CN109216277B true CN109216277B (zh) 2021-03-16

Family

ID=64734475

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710512418.4A Active CN109216277B (zh) 2017-06-29 2017-06-29 半导体装置的制造方法

Country Status (2)

Country Link
US (1) US10763259B2 (zh)
CN (1) CN109216277B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112582472A (zh) * 2019-09-29 2021-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及形成方法
US11380548B2 (en) * 2019-12-30 2022-07-05 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing semiconductor structure through multi-implantation to fin structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1383195A (zh) * 2001-04-24 2002-12-04 华邦电子股份有限公司 以离子注入形成抗穿通区的晶体管及其制造方法
CN102097465A (zh) * 2009-12-15 2011-06-15 上海华虹Nec电子有限公司 BiCMOS工艺中的寄生垂直型PNP三极管及其制造方法
CN106033757A (zh) * 2014-10-10 2016-10-19 台湾积体电路制造股份有限公司 具有抗穿通层的高迁移率器件及其形成方法
CN106158962A (zh) * 2014-10-03 2016-11-23 台湾积体电路制造股份有限公司 FinFET和形成FinFET的方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9666919B1 (en) * 2013-06-03 2017-05-30 Wendell D. Brown Refuelable electrochemical battery
KR102070564B1 (ko) * 2013-08-09 2020-03-02 삼성전자주식회사 반도체 소자의 제조방법
US9748363B2 (en) * 2015-01-28 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including fin structures and manufacturing method thereof
US9514995B1 (en) * 2015-05-21 2016-12-06 Globalfoundries Inc. Implant-free punch through doping layer formation for bulk FinFET structures
CN106611710A (zh) * 2015-10-22 2017-05-03 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN106816467B (zh) * 2015-12-01 2019-10-08 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
CN106816464B (zh) * 2015-12-01 2020-03-20 中芯国际集成电路制造(北京)有限公司 半导体装置的制造方法
CN107026083B (zh) * 2016-02-02 2020-03-31 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
US9881918B1 (en) * 2016-09-30 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Forming doped regions in semiconductor strips
CN108022841B (zh) * 2016-10-31 2020-08-25 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
CN108962822A (zh) * 2017-05-19 2018-12-07 中芯国际集成电路制造(上海)有限公司 半导体装置以及制造方法
CN109427676B (zh) * 2017-08-23 2021-08-13 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1383195A (zh) * 2001-04-24 2002-12-04 华邦电子股份有限公司 以离子注入形成抗穿通区的晶体管及其制造方法
CN102097465A (zh) * 2009-12-15 2011-06-15 上海华虹Nec电子有限公司 BiCMOS工艺中的寄生垂直型PNP三极管及其制造方法
CN106158962A (zh) * 2014-10-03 2016-11-23 台湾积体电路制造股份有限公司 FinFET和形成FinFET的方法
CN106033757A (zh) * 2014-10-10 2016-10-19 台湾积体电路制造股份有限公司 具有抗穿通层的高迁移率器件及其形成方法

Also Published As

Publication number Publication date
CN109216277A (zh) 2019-01-15
US10763259B2 (en) 2020-09-01
US20190006361A1 (en) 2019-01-03

Similar Documents

Publication Publication Date Title
US8716090B2 (en) Semiconductor device manufacturing method
US8409947B2 (en) Method of manufacturing semiconductor device having stress creating layer
US8241973B2 (en) Method for increasing penetration depth of drain and source implantation species for a given gate height
JP5614184B2 (ja) 半導体装置の製造方法
CN107437506B (zh) 半导体结构的形成方法
US8569185B2 (en) Method of fabricating gate electrode using a treated hard mask
CN107026083B (zh) 半导体装置的制造方法
CN108022841B (zh) 半导体装置的制造方法
US11081549B2 (en) Semiconductor devices and fabrication methods thereof
EP3176816B1 (en) Well implantation process for finfet device
KR101762080B1 (ko) 반도체 장치
CN109216277B (zh) 半导体装置的制造方法
CN109309009B (zh) 一种半导体器件及其制造方法
CN108695158B (zh) 一种半导体器件及其制造方法
US10068802B2 (en) Threshold mismatch and IDDQ reduction using split carbon co-implantation
JP5205779B2 (ja) 半導体装置の製造方法および半導体装置
US7646057B2 (en) Gate structure with first S/D aside the first gate in a trench and the second gate with second S/D in the epitaxial below sides of the second gate on the first gate
CN107045985B (zh) 半导体结构的形成方法
KR100508867B1 (ko) ｐ채널형 모스 트랜지스터 및 상보형 모스 트랜지스터의제조 방법
KR100685879B1 (ko) 반도체 소자 및 그 제조방법
KR100546790B1 (ko) 반도체 소자의 제조 방법
JP2003163220A (ja) 半導体装置の製造方法
CN107591330B (zh) 半导体结构的形成方法
KR100613341B1 (ko) 반도체 소자 및 그 제조방법
US20070145432A1 (en) Semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant