CN103247685A - 替代栅极鳍片结构和方法 - Google Patents
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Abstract
本发明涉及替代栅极鳍片结构和方法。鳍片场效应晶体管（鳍片FET）结构和制造包括硅鳍片的鳍片FET的方法，该硅鳍片包括沟道区域和在沟道区域的每个端部上形成的源极/漏极（S/D）区域，其中沟道区域的整个底表面接触下绝缘体的顶表面并且S/D区域的底表面接触下硅锗（SiGe）层的顶表面的第一部分。鳍片FET结构还包括外部S/D区域，其接触每个S/D区域的顶表面和两个侧表面以及下SiGe层的顶表面的第二部分。鳍片FET结构还包括替代栅极或者栅极叠层，其接触在沟道区域的顶表面和两个侧表面上形成的保形介质，该栅极叠层被设置在下绝缘体之上且不在下SiGe层的第一和第二部分之上，其中替代栅极与外部S/D区域通过保形介质电绝缘。
Description
技术领域
示范性实施例一般地涉及在小型互补金属氧化物半导体（CMOS）集成电路中使用的鳍片型场效应晶体管（鳍片FET）。具体地，可以在体硅晶片上形成鳍片FET的示范性实施例，其中提供源极/漏极（S/D）的结隔离。更具体地，提供体和鳍片FET的扩展的自对准介质隔离。
背景技术
鳍片型场效应晶体管（鳍片FET）技术是14nm或者更小的互补金属氧化物半导体（CMOS）集成电路的主要竞争者。对于鳍片FET，鳍片结构必须通过电介质从衬底晶片隔离以避免泄漏、功率和可变性的大惩罚。绝缘体上硅（SOI）衬底提供简单的解决方法，然而SOI晶片成本和体积利用率削弱了此解决方法。
仍旧存在对使用体硅晶片制造低成本鳍片FET的结构和方法的需要，提供源极/漏极（S/D）区域的结隔离并且提供体的自对准介质隔离和鳍片FET的延伸。
发明内容
这里公开的示范性实施例可以提供与体衬底晶片电隔离的鳍片场效应晶体管(鳍片FET)结构。所述鳍片FET结构可以包括硅鳍片，进一步包括沟道区域和在所述沟道区域的每个端部上形成的源极/漏极（S/D）区域。沟道区域的整个底表面可以接触下绝缘体的顶表面并且S/D区域的底表面接触下硅锗（SiGe）层的顶表面的第一部分。鳍片FET结构还包括外部S/D区域，其接触每个S/D区域的顶表面和两个侧表面以及下SiGe层的顶表面的第二部分。鳍片FET结构还包括接触在沟道区域的顶表面和两个侧表面之上形成的保形介质的栅极叠层，该栅极叠层设置在下绝缘体之上且不在下SiGe层的第一和第二部分之上。栅极叠层通过保形介质与外部S/D区域电绝缘。
这里公开的另一个示范性实施例提供了一种用于制造与体衬底晶片电隔离的鳍片场效应晶体管(鳍片FET)的方法。该方法包括在鳍片FET的硅（Si）鳍片的一部分之上形成虚设栅极，其中在Si衬底上形成的硅锗（SiGe）层上形成Si鳍片。该方法还包括在Si鳍片中在虚设栅极的每个侧面上形成源极/漏极（S/D）区域，并且在Si鳍片的S/D区域和SiGe层没有被虚设栅极覆盖的部分上沉积外部S/D区域。该方法还包括去除所述虚设栅极并且暴露所述Si鳍片的沟道区域和所述SiGe层的邻近所述沟道区域的部分。该方法还包括选择性去除所述沟道区域下面的所述SiGe层，所述SiGe层的所述暴露部分和所述S/D区域邻近所述沟道区域的部分，并且用第二绝缘体替代所述选择去除的SiGe层。最后，该方法可以包括通过在Si鳍片的沟道区域和第二绝缘体上沉积保形介质，并且用栅极叠层填充由在Si鳍片的沟道区域之上的保形介质限定的间隔，而形成替代栅极。
然而，这里公开的另一个示范性实施例可以提供从体衬底晶片电隔离的鳍片场效应晶体管(鳍片FET)结构。所述鳍片FET结构可以包括硅（Si）鳍片,该鳍片包括沟道区域和在所述沟道区域的每个端部上形成的源极/漏极（S/D）区域。沟道区域的底表面可以接触第一下绝缘体的顶表面并且每个S/D区域的整个底部表面可以接触第二下绝缘体的顶表面。鳍片FET结构还包括外部S/D区域，其接触每个S/D区域的顶表面和两个侧表面以及第二下绝缘体的顶表面。鳍片FET结构还包括接触每个所述S/D区域的顶表面和两个侧表面以及所述第二下绝缘体的顶表面的外部S/D区域。鳍片FET结构还包括接触在沟道区域的顶表面和两个侧表面之上形成的保形介质的栅极叠层，该栅极叠层设置在第一下绝缘体之上且不在第二下绝缘体之上。栅极叠层通过保形介质与外部S/D区域电绝缘。
然而，这里公开的另一个示范性实施例提供了一种制造与体衬底晶片电隔离的鳍片场效应晶体管(鳍片FET)的方法。该方法包括在鳍片FET的硅（Si）鳍片的部分之上形成虚设栅极，其中在Si衬底上形成的硅锗（SiGe）层上形成Si鳍片。该方法还包括选择性去除没有被所述虚设栅极和所述Si鳍片从所述虚设栅极的每个侧面延伸的部分覆盖的所述SiGe层，并且用第一绝缘体替代所述选择性去除的SiGe层。该方法还包括在Si鳍片中在虚设栅极的每个侧面上形成S/D区域，并且在Si鳍片的S/D区域上和第一绝缘体没有被虚设栅极覆盖的部分上沉积外部S/D区域。该方法还包括去除虚设栅极并且暴露Si鳍片的沟道区域和SiGe层的邻近沟道区域的部分，选择性去除沟道区域之下的SiGe层和SiGe层邻近沟道区域的部分，并且用第二绝缘体替代选择去除的SiGe层。最后，该方法可以包括通过在Si鳍片的沟道区域和第二绝缘体上沉积保形介质，并且用栅极叠层填充由在Si鳍片的沟道区域之上的保形介质限定的间隔，而形成替代栅极。
附图说明
从后面参考不必按比例画出的附图的详细描述可以更好地理解这里的实施例，其中：
图1示出了在示范性实施例中的包括四层的初始衬底的截面图；
图2A示出了在示范性实施例中的衬底的硅锗（SiGe）层上形成的鳍片的平面图；
图2B是示出在示范性实施例中的衬底的SiGe层上形成的鳍片的图2A的Y-Y'轴的截面图；
图2C是示出在示范性实施例中的衬底的SiGe层上形成的鳍片图2A的X-X'轴的截面图；
图3A示出了在示范性实施例中的鳍片上形成的虚设栅极的平面图；
图3B是示出在示范性实施例中的鳍片上形成的虚设栅极的图3A的Y-Y'轴的截面图；
图3C是示出在示范性实施例中的鳍片上形成的虚设栅极的图3A的X-X'轴的截面图；
图4A示出了在示范性实施例中的鳍片的S/D区域上形成的外部源极/漏极（S/D）区域的平面图；
图4B是示出在示范性实施例中的鳍片的S/D区域上形成的外部源极/漏极（S/D）区域的图4A的Y-Y'轴的截面图；
图4C是示出在示范性实施例中的鳍片的S/D区域上形成的外部源极/漏极（S/D）区域的图4A的X-X'轴的截面图；
图4D是示出在示范性实施例中的鳍片的S/D区域上形成的外部源极/漏极（S/D）区域的图4A的Y1-Y1'轴的截面图；
图4E是示出在示范性实施例中的鳍片的S/D区域上形成的外部源极/漏极（S/D）区域的图4A的X1-X1'轴的截面图；
图5A示出了在示范性实施例中的虚设栅极和外部S/D区域上沉积的平坦化第一绝缘层的平面图；
图5B是示出在示范性实施例中的虚设栅极和外部S/D区域上沉积的平坦化第一绝缘层的图5A的Y-Y'轴的截面图；
图5C是示出在示范性实施例中的虚设栅极和外部S/D区域上沉积的平坦化第一绝缘层的图5A的X-X'轴的截面图；
图5D是示出在示范性实施例中的虚设栅极和外部S/D区域上沉积的平坦化第一绝缘层的图5A的Y1-Y1'轴的截面图；
图5E是示出在示范性实施例中的虚设栅极和外部S/D区域上沉积的平坦化第一绝缘层的图5A的X1-X1'轴的截面图；
图6A示出了在示范性实施例中去除虚设栅极的平面图；
图6B是示出在示范性实施例中去除虚设栅极的图6A的Y-Y'轴的截面图；
图6C是示出在示范性实施例中去除虚设栅极的图6A的X-X'轴的截面图；
图6D是示出在示范性实施例中去除虚设栅极的图6A的Y1-Y1'轴的截面图；
图6E是示出在示范性实施例中去除虚设栅极的图6A的X1-X1'轴的截面图；
图7A示出了在示范性实施例中的选择性去除暴露的SiGe并且用第二绝缘体替代去除的SiGe的平面图；
图7B是示出在示范性实施例中的选择性去除暴露的SiGe并且用第二绝缘体替代去除的SiGe的图7A的Y-Y'轴的截面图；
图7C是示出在示范性实施例中的选择性去除暴露的SiGe并且用第二绝缘体替代去除的SiGe的图7A的X-X'轴的截面图；
图7D是示出在示范性实施例中的选择性去除暴露的SiGe并且用第二绝缘体替代去除的SiGe的图7A的Y1-Y1'轴的截面图；
图7E是示出在示范性实施例中的选择性去除暴露的SiGe并且用第二绝缘体替代去除的SiGe的图7A的X1-X1'轴的截面图；
图8A示出了在示范性实施例中沉积保形介质和栅极叠层以形成鳍片场效应晶体管（鳍片FET）的平面图；
图8B是示出在示范性实施例中沉积保形介质和栅极叠层以形成鳍片场效应晶体管（鳍片FET）图8A的Y-Y'轴的平面图；
图8C是示出在示范性实施例中沉积保形介质和栅极叠层以形成鳍片场效应晶体管（鳍片FET）图8A的X-X'轴的平面图；
图8D是示出在示范性实施例中沉积保形介质和栅极叠层以形成鳍片场效应晶体管（鳍片FET）图8A的Y1-Y1'轴的平面图；
图8E是示出在示范性实施例中沉积保形介质和栅极叠层以形成鳍片场效应晶体管（鳍片FET）图8A的X1-X1'轴的平面图；
图9A示出了在另一个示范性实施例中的从图3A中示出的结构选择性去除暴露的SiGe并且用第一绝缘体替代去除的SiGe的平面图；
图9B是示出在另一个示范性实施例中的从图3B中示出的结构选择性去除暴露的SiGe并且用第一绝缘体替代去除的SiGe的图9A的Y-Y'轴的平面图；
图9C是示出在另一个示范性实施例中的从图3C中示出的结构选择性去除暴露的SiGe并且用第一绝缘体替代去除的SiGe的图9A的X-X'轴的平面图；
图9D是示出在另一个示范性实施例中的从图9A中示出的结构选择性去除暴露的SiGe并且用第一绝缘体替代去除的SiGe的图9A的Y1-Y1'轴的平面图；
图9E是示出在另一个示范性实施例中的从图9A中示出的结构选择性去除暴露的SiGe并且用第一绝缘体替代去除的SiGe的图9A的X1-X1'轴的平面图；
图10A示出了在另一个示范性实施例中的鳍片的S/D区域上形成的外部源极/漏极（S/D）区域的平面图；
图10B是示出在另一个示范性实施例中的鳍片的S/D区域上形成的外部源极/漏极（S/D）区域的图10A的Y-Y'轴的截面图；
图10C是示出在另一个示范性实施例中的鳍片的S/D区域上形成的外部源极/漏极（S/D）区域的图10A的X-X'轴的截面图；
图10D是示出在另一个示范性实施例中的鳍片的S/D区域上形成的外部源极/漏极（S/D）区域的图10A的Y1-Y1'轴的截面图；
图10E是示出在另一个示范性实施例中的鳍片的S/D区域上形成的外部源极/漏极（S/D）区域的图10A的X1-X1'轴的截面图；
图11A示出了在另一个示范性实施例中的虚设栅极和外部S/D区域上沉积的平坦化第二绝缘层的平面图；
图11B是示出在另一个示范性实施例中的虚设栅极和外部S/D区域上沉积的平坦化第一绝缘层的图11A的Y-Y'轴的截面图；
图11C是示出在另一个示范性实施例中的虚设栅极和外部S/D区域上沉积的平坦化第一绝缘层的图11A的X-X'轴的截面图；
图11D是示出在另一个示范性实施例中的虚设栅极和外部S/D区域上沉积的平坦化第一绝缘层的图11A的Y1-Y1'轴的截面图；
图11E是示出在另一个示范性实施例中的虚设栅极和外部S/D区域上沉积的平坦化第一绝缘层的图11A的X1-X1'轴的截面图；
图12A示出了在另一个实施例中的去除虚设栅极、选择性去除暴露的SiGe并且用第三绝缘体替代去除的SiGe的平面图；
图12B是示出在另一个示范性实施例中的去除虚设栅极、选择性去除暴露的SiGe并且用第三绝缘体替代去除的SiGe的图12A的Y-Y'轴的平面图；
图12C是示出在另一个示范性实施例中的去除虚设栅极、选择性去除暴露的SiGe并且用第三绝缘体替代去除的SiGe的图12A的X-X'轴的平面图；
图12D是示出在另一个示范性实施例中的去除虚设栅极、选择性去除暴露的SiGe并且用第三绝缘体替代去除的SiGe的图12A的Y1-Y1'轴的平面图；
图12E是示出在另一个示范性实施例中的去除虚设栅极、选择性去除暴露的SiGe并且用第三绝缘体替代去除的SiGe的图12A的X1-X1'轴的平面图；
图13A示出了在另一个示范性实施例中沉积保形介质和栅极叠层以形成鳍片场效应晶体管（鳍片FET）的平面图；
图13B是示出在另一个示范性实施例中沉积保形介质和栅极叠层以形成鳍片FET的图13A的Y-Y'轴的平面图；
图13C是示出在另一个示范性实施例中沉积保形介质和栅极叠层以形成鳍片FET的图13A的X-X'轴的平面图；
图13D是示出在另一个示范性实施例中沉积保形介质和栅极叠层以形成鳍片FET的图13A的Y1-Y1'轴的平面图；
图13E是示出在另一个示范性实施例中沉积保形介质和栅极叠层以形成鳍片FET的图13A的X1-X1'轴的平面图；
具体实施方式
此处出现的实施例的各种实施例的描述用于说明目的，而没有旨在穷尽或者限制公开的实施例。在不脱离描述的实施例的范围和精神下本领域的技术人员应该明白许多修改和变化。选择这里使用的术语以最好地揭示实施例的原理、实际应用或者超越在市场中出现的技术的技术进步或者使本领域的其它技术人员明白这里公开的实施例。如上面描述的方法用于制造集成电路芯片。
如上详述的，仍旧存在对使用体硅晶片制造低成本鳍片场效应晶体管（鳍片FET），提供源极/漏极（S/D）区域的结隔离并且提供体和鳍片FET的扩展的自对准介质隔离的结构和方法的需要。
参考图1，在示范性实施例中首先形成包括四层的衬底。可以在晶体Si衬底110上外延生长SiGe层120。SiGe层120包括通过Si1-xGex确定的摩尔分数，其中x大于0.07并且小于0.4。可以在SiGe层120上外延生长Si层150并且在Si层150上形成介质帽盖层180。介质帽盖层180可以包括SiO2上层和Si3N4下层的复合层。
参考图2A-C，在示范性实施例中，可以蚀刻介质帽盖层180和Si层150到至少SiGe层120以为设置在部分SiGe层120上的鳍片场效应晶体管（鳍片FET）形成鳍片152的纵向图形。图2B示出了鳍片152沿图2A中示出的Y-Y'轴的横截面，而图2C示出了鳍片152沿图2A中示出的X-X'轴的纵截面。
参考图3A-C，在示范性实施例中，可以在部分鳍片152和部分SiGe层120之上横向形成包括虚设栅极354的矩形区域。可以在覆盖鳍片152的对应于鳍片FET的沟道区域154的部分的介质帽盖层180的部分之上和部分的SiGe层120之上形成蚀刻停止层353，以使用技术上公知的构图技术形成矩形区域。虚设栅极354可以填充通过构图形成的矩形区域以覆盖蚀刻停止层353。虚设栅极354的填充高度（level）可以超过覆盖鳍片152的沟道区域154上的介质帽盖层180的蚀刻停止层353的高度。在形成虚设栅极354之后，可以去除任意构图结构并且可以在虚设栅极354的侧面上形成侧壁352。侧壁352的高度大于覆盖鳍片152的沟道区域154之上的介质帽盖层180的蚀刻停止层353的高度但是小于虚设栅极354的顶表面的高度。
在形成虚设栅极354之后接着去除介质帽盖层180没有被虚设栅极354覆盖的部分以暴露部分鳍片152。然后，使用虚设栅极354作为掩模，在鳍片152的暴露部分中通过离子注入将源极/漏极（S/D）区域156形成到虚设栅极区域354的每一侧。例如，可以用正硼（B）离子注入p-型鳍片FET而用负砷（As）离子或者磷（p）离子注入n-型鳍片FET。
参考图4A-E，在示范性实施例中，可以在鳍片152的S/D区域156和没有被虚设栅极354覆盖的SiGe层120的暴露部分之上沉积含硅层以形成外部S/D区域456。图4A和4C示出了外部S/D区域456设置到虚设栅极354的任一侧。图4C还示出了没有被栅极结构354覆盖的S/D区域152的顶表面的长度与外部S/D区域456接触。而图4D，示出了S/D区域156可以在其两个侧表面和其顶表面上接触外部S/D区域456。
在各种示范性实施例中，外部S/D区域456可以包括任意掺杂的Si、掺杂的SiGe、掺杂的SiC和PtSi2或者一层或更多层的其它硅化物。例如，在掺杂的Si外部S/D区域456中的p-型掺杂剂的浓度可以小于在p-型鳍片FET的下层S/D区域156中的p-型掺杂剂的浓度。类似地，在掺杂的Si外部S/D区域456中的n-型掺杂剂的浓度可以小于在n-型鳍片FET的下层S/D区域156中的n-型掺杂剂的浓度。可以在p-型鳍片FET的下层S/D区域156上形成硼（B）掺杂的SiGe外部S/D区域456，而在可选实施例中可以在n-型鳍片FET的下层n型S/D区域156上形成磷（P）掺杂的SiC外部S/D区域456。例如，PtSi2外部S/D区域456可以促进鳍片FET的硅化。硅（Si）外部S/D区域456可以提供从下层S/D区域156到在包括示范性实施例的鳍片FET的集成电路中的其它结构的接触带。
参考图5A-E，在示范性实施例中，可以在外部S/D区域156和虚设栅极354上沉积第一绝缘层562并且随后平坦化。沉积的第一绝缘层562的平坦化可以暴露虚设栅极354和侧壁352的顶表面。因此，在示范性实施例中，平坦化的第一绝缘层562、虚设栅极354和侧壁352的顶表面可以基本共平面。第一绝缘层562可以包括，例如，SiO2和Si3N4中的任一个。
参考图6A-E，在示范性实施例中，可以去除虚设栅极354和下层蚀刻停止层353以暴露覆盖鳍片152的沟道区域154的介质帽盖层180和相对于每个沟道区域154横向设置的SiGe层120的部分。因此，如图6A-C所示，鳍片152的沟道区域154及其介质帽盖层180被暴露且可被观察到设置在下层SiGe层120上。然而，如图6D所示，鳍片152的S/D区域156可以仍旧被外部S/D区域456和第一绝缘层562覆盖。
参考图7A-C，在示例性实施例中，可以选择性去除暴露的SiGe层120，连同SiGe层120在鳍片152的沟道区域154之下的部分和SiGe层120的在鳍片的S/D区域156之下邻近沟道区域154的端部的部分。通过如SF6的选择性蚀刻可以从下面的窄宽度鳍片152底切并且去除SiGe层120，而鳍片152的沟道区域154在每个端部处通过鳍片152的邻近S/D区域156支撑。还可以选择性蚀刻在鳍片152的邻近的S/D区域156之下的SiGe层120的部分，如示范性实施例的图7C所述。如图7E所示，选择性蚀刻还可以去除横向位于鳍片152之间的暴露的SiGe层120。
参考图7A-C和7E，在示范性实施例中，可以沉积第二绝缘体722以替代选择性去除的在鳍片152的沟道区域154之下和在邻近沟道区域154的鳍片152的S/D区域156的部分之下的SiGe层120。如图7C所示，沉积第二绝缘体722可以将沟道区域154和鳍片152的沟道区域154和S/D区域156的结与下层Si衬底110电隔离。第二绝缘体722可以包括，例如，任意SiO2和Si3N4或者其它介质材料。
在示范性实施例中，在沉积第二绝缘体722之后，去除位于鳍片152的沟道区域154之上的介质帽盖层180以暴露下层沟道区域154，即栅极区域。
参考图8A-E，在示范性实施例中，可以在侧壁352、第二绝缘体722和沟道区域154上，即，鳍片152的栅极区域上沉积保形介质882。保形介质882可以在鳍片152的沟道区域154之上形成栅极介质。如图8B和8C所示，然后，可以在保形介质882之上形成栅极叠层884。栅极叠层884可以包括一个或多个层，包括例如，氧氮化硅、硅酸铪或者氧化铪，接着是如TiN的导体。
从上面图1到8E中描述的方法，在示范性实施例中可以制造鳍片FET结构。鳍片FET结构可以包括硅鳍片152，如图8C所示。硅鳍片152可以包括沟道区域154和在每个沟道区域154的端部形成的源极/漏极（S/D）区域156，其中沟道区域154的整个底表面接触下绝缘体722并且每个S/D区域156的底表面接触下SiGe层120的一部分，如图8B和8C所示。鳍片FET结构还包括外部S/D区域，其接触每个S/D区域156的顶表面和两个侧表面以及下SiGe层120的部分，如图8C和8D所示。鳍片FET结构还包括接触保形介质822的栅极叠层884，其在沟道区域154的顶表面和两个侧表面上形成，即设置在下绝缘体722上并且不在下SiGe层120的部分上，如图8A-C所示。栅极叠层884可以通过例如侧壁352和保形介质882与外部S/D区域456电绝缘，如图8A-C所示。
可以在晶体Si衬底110上形成下绝缘体722和下SiGe层120，并且每个下绝缘体722和下SiGe层120的顶表面可以共平面。沟道区域154的顶表面和每个硅鳍片152的S/D区域156的顶表面共平面。沟道区域154的每个端部和在沟道区域154的每个端部上形成的S/D区域156的每个端部可以形成结，并且每个结可以设置在下绝缘体722上并且与之接触。
在示范性实施例中，鳍片FET结构的外部S/D区域456可以包括一个或多个含Si层。含硅层可以包括用于n-型鳍片FET的n-型掺杂Si、n-型掺杂SiGe和n-型掺杂SiC层中的任意一个以及用于p-型鳍片FET的p-型掺杂Si和p-型掺杂SiGe中的任意一个。含硅层可以包括PtSi2用于n-型或者p-型鳍片FET的硅化。上绝缘层562可以覆盖外部S/D区域456，如图8A，8C，8D和8E所示。
可选示范性实施例还可以始于图3A-C示出的结构，并且随后选择性去除没有被虚设栅极354和部分鳍片152覆盖的下层SiGe层120。通过，例如SF6的选择性蚀刻可以从具有窄宽度的鳍片152的部分之下底切并去除SiGe层120。参考图9A-E，可以沉积第一绝缘体922以替代选择性去除的SiGe层120，包括设置在部分鳍片152下面的SiGe层120。沉积第一绝缘体922可以将部分鳍片152与下层Si衬底110电隔离。第一绝缘体922可以包括，例如，任意SiO2和Si3N4。
在沉积绝缘体922之后，使用虚设栅极354作为掩模，在鳍片152的暴露部分中通过离子注入将源极/漏极（S/D）区域156形成到虚设栅极区域354的每个侧面，如图9C清晰示出的。例如，可以用正硼（B）离子注入p-型鳍片FET而用负砷（As）离子或者磷（p）离子注入n-型鳍片FET。
参考图10A-E，在示范性实施例中，可以在鳍片152的S/D区域156和没有被虚设栅极354覆盖的第一绝缘体922上沉积含硅层以形成外部S/D区域1056。图10A和10C示出了外部S/D区域1056沉积在虚设栅极354的任一侧。图10C还示出了没有被栅极结构354覆盖的S/D区域156的顶表面的长度与外部S/D区域1056接触。而图10D，示出了S/D区域156可以在其两个侧表面和其顶表面上接触外部S/D区域1056。
在各种示范性实施例中，外部S/D区域1056包括一层或多层的任意掺杂的Si、掺杂的SiGe、掺杂SiC和PtSi2。例如，在掺杂的Si外部S/D区域1056中的p-型掺杂剂的浓度可以小于在p-型鳍片FET的下层S/D区域156中的p-型掺杂剂的浓度。类似地，在掺杂的Si外部S/D区域1056中的n-型掺杂剂的浓度可以小于在n-型鳍片FET的下层S/D区域156中的n-型掺杂剂的浓度。可以在p-型鳍片FET的下层S/D区域156上形成硼（B）掺杂的SiGe外部S/D区域1056，而在各种示例实施例中，可以在n-型鳍片FET的下层S/D区域156上形成磷（P）掺杂的SiC外部S/D区域1056。例如，PtSi2外部S/D区域1056可以促进鳍片FET的硅化。硅（Si）外部S/D区域1056可以提供从下层S/D区域156到在包括示范性实施例的鳍片FET的集成电路中的其它结构的接触带。外部S/D区域1056可以提供从之上的鳍片FET结构到鳍片沟道的具有低接触电阻的电路径，因此提供高速切换。
参考图11A-E，在示范性实施例中，可以在外部S/D区域156和虚设栅极354上沉积第二绝缘层1162并且随后平坦化。沉积的第二绝缘层1162的平坦化可以暴露虚设栅极354和侧壁352的顶表面。因此，在示范性实施例中，平坦化的第二绝缘层1162、虚设栅极354和侧壁352的顶表面可以基本共平面。第二绝缘层1162可以包括，例如，任意SiO2和Si3N4。
参考图12A-E，在示范性实施里中，可以去除虚设栅极384，可以选择性去除在虚设栅极384下面的SiGe层120，可以用第三绝缘体1224替代选择性去除的SiGe层120，并且可以去除在鳍片152的沟道区域154上的介质帽盖层180。去除虚设栅极384并且任意蚀刻停止层（未示出）可暴露SiGe层120的部分和在被他们的介质帽盖层180覆盖的鳍片152的沟道区域154。通过，例如SF6选择性去除SiGe层120，可以从具有窄宽度的鳍片152的沟道区域154下底切并去除SiGe层120。还可以选择性蚀刻在鳍片152的邻近S/D区域156下的部分SiGe层120，如示范性实施例的图12C所述。
参考图12A-C，在示范性实施例中，可以沉积第三绝缘体1224以替代选择性去除的SiGe层120，包括设置在鳍片152的沟道区域154下面的SiGe层120。第三绝缘体1224可以与第一绝缘体922并置。因此，第三绝缘体1224和第一绝缘体922可以提供鳍片FET的沟道区域154（即，栅极区域）和S/D区域156与下层Si层110的隔离。第三绝缘体1224可以包括，例如，任意SiO2和Si3N4。
在示范性实施例中，在沉积第三绝缘体1224之后，接着去除位于鳍片152的沟道区域154上的介质帽盖层180以暴露下层沟道区域154，即栅极区域。
参考图13A-E，在示范性实施例中，可以在侧壁352、第三绝缘体1224和沟道区域154上，即鳍片152的栅极区域上沉积保形介质1382。保形介质1382可以在鳍片152的沟道区域154上形成栅极介质。如图13B和13C所示，然后，可以在保形介质1382上形成栅极叠层1384。栅极叠层1384可以包括一个或多个层，包括例如，氧氮化硅、硅酸铪或者氧化物铪，接着是如TiN的导体。
制造者可以在原料晶片的形式作为裸芯片分配集成电路芯片（即，作为具有多个未封装芯片的单个晶片），或者以封装形式分配。在后一种情况中，芯片安装在单芯片封装（例如，塑料载体，具有附着到主板上或者其它高级载体的引线）或者多芯片封装（例如，具有任一表面或者两个表面的互联连或者掩埋互连的陶瓷载体）。在任意情况中，随后芯片与其它芯片，集成，分立电路元件和/或作为或者如主板的的中间产物或者最终产物的其它信号处理器件集成。最终产物可以是包括集成电路芯片的任意产品，范围从小制作和其它低端应用到具有显示器、键盘或者其它输入器件和中央处理器的先进计算机产品。
为了此处的目的，“半导体”是一种包括注入的杂质的材料或者结构，注入的杂质允许材料基于电子和空穴载流子的浓度有时候是导体有时候是绝缘体。如此处使用的，“注入工艺”可以采取任意合适的形式（现在已知或者将来发展的）并且可以包括，例如，离子注入等。
为了这里的目的，“绝缘体”是相对的术语，其意味着允许比“导体”基本更少（<95%）的电流流动的材料或者结构。这里提到的介质（绝缘体）可以，例如从干氧气气氛或者蒸气生长并且随后被构图。可选地，可以从许多高介电常数（高-K）材料中的任一种形成这里的介质，包括但不限于氮化硅、氧氮化硅、SiO2和Si3N4的栅极介质叠层以及如氧化钽的金属氧化物。此处的介质厚度可能根据要求的器件性能而改变。可以由任意导体材料形成这里提到的导体，例如，多晶硅（多晶硅）、非晶硅、非晶硅和多晶硅的组合以及多晶硅锗，通过合适的掺杂剂的存在而提供导电性。可选地，这里的导体可以是一种或多种金属，例如，钨、铪、钽、钼、钛或镍或者金属硅化物，这样的金属的任意合金，并且可以使用物理气相沉积、化学气相沉积或者任意其它公知的技术沉积。
在晶体管中，半导体（或者沟道区域）位于导电“源极”区域和相似的导电“漏极”区域之间并且当半导体在导通状态时，半导体允许电流在源极和漏极之间流动。“栅极”是通过“栅极氧化物”（其为绝缘体）从半导体电分离的导体元件并且在栅极中的电流/电压改变晶体管的沟道区域的导电性。
正型晶体管“P-型晶体管”在作为半导体区域的本征半导体衬底中使用如硼、铝或者镓等的杂质（以产生价电子的缺乏）。类似地，“N-型晶体管”是负型晶体管在作为半导体区域的本征半导体衬底中使用如锑、砷或者磷等的杂质（以产生过量价电子）。
一般地，通过沉积或者向衬底注入掺杂剂以形成通过在衬底的顶（上）表面下的窄沟道隔离区域界定的至少一个半导体沟道区域而形成晶体管结构。这里的“衬底”包括适合用于给定目的的任意材料（或者现在已知或者将来发展的）并且可以包括，例如，Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、InP、其它Ⅲ-Ⅴ族或者Ⅱ-Ⅵ化合物半导体，或者有机物半导体结构。
可以由任意合适的材料形成硬掩模，无论现在已知的还是将来发展的，例如具有大于衬底和在剩余的结构中使用的绝缘体材料的硬度的金属或者有机硬掩模。
当这里构图任意材料时，可以以任意公知的方式生长或者沉积将被构图的材料并且可以在材料上形成构图层（例如，有机光致抗蚀剂）。可将构图层（抗蚀剂）暴露到以曝光图形提供的一些形式的光辐射（例如，构图曝光、激光曝光等等），然后使用化学试剂显影抗蚀剂。此工艺改变抗蚀剂暴露到光的部分的特性。然后，洗掉抗蚀剂的一部分，剩余抗蚀剂的其它部分以保护将被构图的材料。然后，进行材料去除工艺（例如，等离子体蚀刻，等等）以去除将被构图的材料的未被保护部分。随后，去除抗蚀剂以留下根据曝光图形构图的下层材料。
虽然在附图中仅示出了一个或者限制数目的晶体管，但本领域的技术人员将明白，可以在这里的实施例可以同时形成许多不同类型的晶体管并且附图旨在示出多个不同类型晶体管的同时形成；然而，为了清晰目的并且允许读者更容易地认识到示出的不同特征，附图被简化以仅示出限制数目的晶体管。这没有旨在限制实施例，因为，如本领域的技术人员明白的，这里的实施例被应用到包括多个在附图中示出的每一类型的晶体管的结构。
另外，如“右”、“左”、“竖直”、“水平”、“顶部”、“底部”、“上”、“下”、“下面”、“之下”、“下方”、“上方”、“上面”、“平行”、“垂直”等这里使用的术语，是当它们在附图中取向和示出时的相对位置（除非另有说明）。如“触摸”、“上”、“直接接触”、“邻接”、“直接邻近”等术语，意味着至少一个元件物理接触另一个元件（没有其它元件分离被描述元件）。
Claims (25)
1.一种鳍片场效应晶体管（鳍片FET）结构，包括：
硅鳍片，包括沟道区域和在所述沟道区域的每个端部上形成的源极/漏极（S/D）区域，所述沟道区域的整个底表面接触下绝缘体的顶表面，以及所述S/D区域的底表面接触下硅锗（SiGe）层的顶表面的第一部分；
外部S/D区域，接触每个所述S/D区域的顶表面和两个侧表面以及所述下SiGe层的顶表面的第二部分；
栅极叠层，接触在所述沟道区域的顶表面和两个侧表面之上形成的保形介质，并设置在所述下绝缘体之上且不在所述下SiGe层的所述第一和第二部分之上，所述栅极叠层与所述外部S/D区域通过所述保形介质电绝缘。
2.根据权利要求1的鳍片FET结构，所述下绝缘体和所述栅极叠层被相对于所述硅鳍片的所述沟道区域横向定向，以及所述下SiGe层的所述第二部分和所述外部S/D区域被相对于所述硅鳍片的所述S/D区域横向定向。
3.根据权利要求1的鳍片FET结构，所述下绝缘体和所述下SiGe层形成在晶体Si衬底上，所述SiGe层包括由Si1-xGex确定的摩尔分数，其中x大于0.07并且小于0.40，从10到50nm高度的Si层形成所述硅鳍片，并且所述介质帽盖层包括具有SiO2上层和Si3N4下层的复合层。
4.根据权利要求1的鳍片FET结构，所述沟道区域的顶表面和每个所述S/D区域的顶表面共平面，并且所述下绝缘体的顶表面和所述下SiGe层的顶表面共平面。
5.根据权利要求1的鳍片FET结构，所述外部S/D区域包括一个或多个含Si层，每个所述层还包括：
用于n-型鳍片FET的n-型掺杂的Si、n-型掺杂的SiGe和n-型掺杂的SiC层中的任一种；
用于p-型鳍片FET的p-型掺杂的Si和p-型掺杂的SiGe层中的任一种；以及
用于n-型鳍片FET和p-型鳍片FET中的一个的PtSi2层。
6.根据权利要求1的鳍片FET结构，所述外部S/D区域被上绝缘层覆盖。
7.一种用于制造鳍片场效应晶体管(鳍片FET)的方法，包括：
在所述鳍片FET的硅（Si）鳍片的一部分上形成虚设栅极，所述鳍片形成在Si衬底上形成的硅锗（SiGe）层上；
在所述虚设栅极的每个侧面的所述Si鳍片中的形成源极/漏极（S/D）区域；
在所述Si鳍片的所述S/D区域和所述SiGe层没有被所述虚设栅极覆盖的部分上沉积外部S/D区域；
去除所述虚设栅极并且暴露所述Si鳍片的沟道区域和所述SiGe层的邻近所述沟道区域的部分；
选择性去除所述沟道区域之下的所述SiGe层，所述SiGe层的所述暴露部分和所述S/D区域邻近所述沟道区域的部分，并且用第二绝缘体替代所述选择性去除的SiGe层；
在所述Si鳍片的所述沟道区域和所述第二绝缘体上沉积保形介质；以及
用栅极叠层填充由在所述Si鳍片的所述沟道区域之上的所述保形介质限定的间隔。
8.根据权利要求7的方法，还包括初始蚀刻介质帽盖和位于所述介质帽盖之下的Si层，以形成所述Si鳍片。
9.根据权利要求8的方法，还包括在所述虚设栅极的所述形成之前，横向形成矩形蚀刻停止层以覆盖所述Si鳍片的所述部分。
10.根据权利要求8的方法，还包括在形成所述S/D区域之前，从所述Si鳍片没有被所述虚设栅极覆盖的部分去除所述介质帽盖层。
11.根据权利要求7的方法，形成所述S/D区域包括下列中的一种：在所述S/D区域中注入n-型离子以形成n-型鳍片FET以及在所述S/D区域中注入p-型离子以形成p-型鳍片FET。
12.根据权利要求7的方法，还包括在所述外部S/D区域和所述虚设栅极上形成上绝缘层，以及在所述虚设栅极的所述去除之前，平坦化所述上绝缘层以暴露所述虚设栅极的顶表面。
13.一种鳍片场效应晶体管（鳍片FET）结构，包括：
硅（Si）鳍片，包括沟道区域和在所述沟道区域的每个端部上形成的源极/漏极（S/D）区域，所述沟道区域的底表面接触第一下绝缘体的顶表面，以及每一个所述S/D区域的整个底表面接触第二下绝缘体的顶表面。
外部S/D区域，其接触每个所述S/D区域的顶表面和两个侧表面以及所述第二下绝缘体的所述顶表面；
栅极叠层，接触在所述沟道区域的顶表面和两个侧表面之上形成的保形介质，并设置在所述第一下绝缘体之上且不在所述第二下绝缘体之上，所述栅极叠层与所述外部S/D区域通过所述保形介质电绝缘。
14.根据权利要求13的鳍片FET结构，所述第一下绝缘体和所述栅极叠层被相对于所述硅鳍片的所述沟道区域横向定向，以及所述外部S/D区域和所述第二下绝缘体被相对于所述Si鳍片的所述S/D区域横向定向。
15.根据权利要求13的鳍片FET结构，在晶体Si衬底上形成所述第一下绝缘体和所述第二下绝缘体，并且所述第一下绝缘体和所述第二下绝缘体中每个的顶表面共平面。
16.根据权利要求13的鳍片FET结构，所述沟道区域的顶表面和所述Si鳍片的所述S/D区域中的每个的顶表面共平面。
17.根据权利要求13的鳍片FET结构，所述外部S/D区域包括含Si层，还包括：
用于n-型鳍片FET的n-型掺杂的Si、n-型掺杂的SiGe和n-型掺杂的SiC层中的任一种；
用于p-型鳍片FET的p-型掺杂的Si和p-型掺杂的SiGe层中的任一种；以及
用于n-型鳍片FET和p-型鳍片FET中的一个的PtSi2层。
18.根据权利要求13的鳍片FET结构，所述沟道区域的每个端部和在所述沟道区域的所述每个端部上形成的每个所述S/D区域形成结，所述结的每一个都设置在所述第二下绝缘体上并且与其接触。
19.根据权利要求13的鳍片FET结构，还包括覆盖所述外部S/D区域的上绝缘层。
20.一种用于制造鳍片场效应晶体管(鳍片FET)的方法，包括：
在所述鳍片FET的硅（Si）鳍片的一部分之上形成虚设栅极，在Si衬底上形成的硅锗（SiGe）层上形成所述Si鳍片；
选择性去除没有被所述虚设栅极和所述Si鳍片从所述虚设栅极的每个侧面延伸的部分覆盖的所述SiGe层，以及用第一绝缘体替代所述选择性去除的SiGe层；
在所述虚设栅极的每个侧面的在所述Si鳍片中形成S/D区域；
在所述Si鳍片的所述S/D区域上和所述第一绝缘体的没有被所述虚设栅极覆盖的部分上沉积外部S/D区域；
去除所述虚设栅极并且暴露所述Si鳍片的沟道区域和所述SiGe层的邻近所述沟道区域的部分；
选择性性去除所述沟道区域之下的所述SiGe层和所述SiGe层的邻近所述沟道区域的部分，以及用第二绝缘体替代所述选择性去除的SiGe层；
在所述Si鳍片的所述沟道区域和所述第二绝缘体上沉积保形介质；以及
用栅极叠层填充由在所述Si鳍片的所述沟道区域之上的所述保形介质限定的间隔。
21.根据权利要求20的方法，在用所述第二绝缘体替代所述选择性去除的SiGe层之后，在所述第二绝缘体和第一绝缘体的端部之间形成结。
22.根据权利要求20的方法，还包括：初始蚀刻介质帽盖层和位于所述介质帽盖层之下的Si层，以形成所述Si鳍片。
23.根据权利要求20的方法，还包括在形成所述S/D区域之前，从所述Si鳍片没有被所述虚设栅极覆盖的部分去除所述介质帽盖层。
24.根据权利要求20的方法，形成所述S/D区域包括下列中的一种：在所述S/D区域中注入n-型离子以形成n-型鳍片FET和在所述S/D区域中注入p-型离子以形成p-型鳍片FET。
25.根据权利要求20的方法，还包括在所述外部S/D区域和所述虚设栅极上形成上绝缘层，以及在所述虚设栅极的所述去除之前，平坦化所述上绝缘层以暴露所述虚设栅极的顶表面。
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