DE102013201035A1 - Ersatz-gate-finfet-struktur und -prozess - Google Patents

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Abstract

Eine Finnen-Feldeffekttransistor(FinFET)-Struktur und ein Verfahren zum Fertigen des FinFET, der eine Siliciumfinne beinhaltet, die einen Kanalbereich und Source/Drain(S/D)-Bereiche aufweist, die an jedem Ende des Kanalbereichs ausgebildet sind, wobei eine gesamte untere Fläche des Kanalbereichs mit einer oberen Fläche eines unteren Isolators in Kontakt steht und untere Flächen der S/D-Bereiche mit ersten Abschnitten von oberen Flächen einer unteren Silicium-Germanium(SiGe)-Schicht in Kontakt stehen. Die FinFET-Struktur beinhaltet außerdem extrinsische S/D-Bereiche, die mit einer oberen Fläche und beiden seitlichen Flächen jedes der S/D-Bereiche und zweiten Abschnitten von oberen Flächen der unteren SiGe-Schicht in Kontakt stehen. Die FinFET-Struktur beinhaltet des Weiteren ein Ersatz-Gate oder einen Gate-Stapel, das/der mit einem konformen Dielektrikum in Kontakt steht, das über einer oberen Fläche und beiden seitlichen Flächen des Kanalbereichs ausgebildet ist und das über dem unteren Isolator und nicht über den ersten und zweiten Abschnitten der unteren SiGe-Schicht angeordnet ist, wobei das Ersatz-Gate durch das konforme Dielektrikum von den extrinsischen S/D-Bereichen elektrisch getrennt ist.

Description

  • HINTERGRUND
  • Gebiet der Erfindung
  • Beispielhafte Ausführungsformen können sich allgemein auf Finnen-Feldeffekttransistoren (FinFETs) beziehen, die in kleinen integrierten Schaltungen mit komplementärem Metalloxidhalbleiter (complementary metal oxide semiconductor, CMOS) verwendet werden. Insbesondere können beispielhafte Ausführungsformen von FinFETs auf Vollsilicium-Wafern ausgebildet werden, auf denen eine Übergangsisolation (junction isolation) von Source/Drain(S/D)-Bereichen bereitgestellt wird. Genauer gesagt, es kann eine selbstausgerichtete dielektrische Isolation des Körpers und der Erweiterungen des FinFET bereitgestellt werden.
  • Beschreibung der verwandten Technik
  • Die Finnen-Feldeffekttransistor(FinFET)-Technologie ist führend bei integrierten Schaltungen mit komplementärem Metalloxidhalbleiter (CMOS) mit 14 nm oder darunter. Bei FinFETs muss die Finnenstruktur durch ein Dielektrikum gegenüber dem Substrat-Wafer isoliert werden, um Probleme bei Kriechverlust, Leistung und Variabilität zu vermeiden. Silicium-auf-Isolator(SOI)-Substrate stellen eine einfache Lösung bereit, die Kosten und die Mengenverfügbarkeit von SOI-Wafern sprechen jedoch gegen diese Lösung.
  • Es verbleibt ein Bedarf an einer Struktur und einem Verfahren zum Fertigen eines kostengünstigen FinFET, der Vollsilicium-Wafer verwendet, eine Übergangsisolation der Source(S/D)-Bereiche bereitstellt und eine selbstausgerichtete dielektrische Isolation des Körpers und der Erweiterungen des FinFET bereitstellt.
  • KURZDARSTELLUNG
  • Eine beispielhafte Ausführungsform, die hierin offenbart wird, kann eine Finnen-Feldeffekttransistor(FinFET)-Struktur bereitstellen, die von dem Vollsubstrat-Wafer elektrisch getrennt ist. Die FinFET-Struktur kann eine Siliciumfinne aufweisen, die des Weiteren einen Kanalbereich und Source/Drain(S/D)-Bereiche aufweist, die an jedem Ende des Kanalbereichs ausgebildet sind. Eine gesamte untere Fläche des Kanalbereichs kann mit einer oberen Fläche eines unteren Isolators in Kontakt stehen, und untere Flächen der S/D-Bereiche können mit ersten Abschnitten von oberen Flächen einer unteren Silicium-Germanium(SiGe)-Schicht in Kontakt stehen. Die FinFET-Struktur kann außerdem extrinsische S/D-Bereiche aufweisen, die mit einer oberen Fläche und beiden seitlichen Flächen jedes der S/D-Bereiche und zweiten Abschnitten von oberen Flächen der unteren SiGe-Schicht in Kontakt stehen. Die FinFET-Struktur kann des Weiteren einen Gate-Stapel aufweisen, der mit einem konformen Dielektrikum in Kontakt steht, das über einer oberen Fläche und beiden seitlichen Flächen des Kanalbereichs ausgebildet ist und das über dem unteren Isolator und nicht über den ersten und zweiten Abschnitten der unteren SiGe-Schicht angeordnet ist. Der Gate-Stapel kann durch das konforme Dielektrikum von den extrinsischen S/D-Bereichen elektrisch getrennt sein.
  • Eine weitere beispielhafte Ausführungsform, die hierin offenbart wird, kann ein Verfahren zum Fertigen eines Finnen-Feldeffekttransistors (FinFET) bereitstellen, der von dem Vollsubstrat-Wafer elektrisch getrennt ist. Das Verfahren kann das Ausbilden eines Dummy-Gates über einem Abschnitt einer Silicium(Si)-Finne des FinFET beinhalten, wobei die Finne auf einer Silicium-Germanium(SiGe)-Schicht ausgebildet wird, die auf einem Si-Substrat ausgebildet ist. Das Verfahren kann außerdem das Ausbilden von Source/Drain(S/D)-Bereichen auf jeder Seite des Dummy-Gates in der Si-Finne und das Abscheiden von extrinsischen S/D-Bereichen auf den S/D-Bereichen der Si-Finne und Abschnitten der SiGe-Schicht beinhalten, die nicht durch das Dummy-Gate bedeckt werden. Das Verfahren kann des Weiteren das Entfernen des Dummy-Gates und das Freilegen eines Kanalbereichs der Si-Finne und von Abschnitten der SiGe-Schicht beinhalten, die dem Kanalbereich benachbart sind. Das Verfahren kann noch weiter das selektive Entfernen der SiGe-Schicht unter dem Kanalbereich, der freigelegten Abschnitte der SiGe-Schicht und von Abschnitten der S/D-Bereiche, die an den Kanalbereich angrenzen, und das Ersetzen der selektiv entfernten SiGe-Schicht durch einen zweiten Isolator beinhalten. Schließlich kann das Verfahren die Ausbildung eines Ersatz-Gates durch Abscheiden eines konformen Dielektrikums auf dem Kanalbereich der Si-Finne und dem zweiten Isolator und das Füllen eines Zwischenraums, der durch das konforme Dielektrikum begrenzt wird, mit einem Gate-Stapel über dem Kanalbereich der Si-Finne beinhalten.
  • Eine noch weitere beispielhafte Ausführungsform, die hierin offenbart wird, kann eine Finnen-Feldeffekttransistor(FinFET)-Struktur bereitstellen, die von dem Vollsubstrat-Wafer elektrisch getrennt ist. Die FinFET-Struktur kann eine Silicium(Si)-Finne aufweisen, die einen Kanalbereich und Source/Drain(S/D)-Bereiche aufweist, die an jedem Ende des Kanalbereichs ausgebildet sind. Eine untere Fläche des Kanalbereichs kann mit einer oberen Fläche eines ersten unteren Isolators in Kontakt stehen, und gesamte untere Flächen jedes der S/D-Bereiche können mit oberen Flächen von zweiten unteren Isolatoren in Kontakt stehen. Die FinFET-Struktur kann außerdem extrinsische S/D-Bereiche beinhalten, die mit einer oberen Fläche und beiden seitlichen Flächen jedes der S/D-Bereiche und den oberen Flächen der zweiten unteren Isolatoren in Kontakt stehen. Die FinFET-Struktur kann des Weiteren einen Gate-Stapel aufweisen, der mit einem konformen Dielektrikum in Kontakt steht, das über einer oberen Fläche und beiden seitlichen Flächen des Kanalbereichs ausgebildet ist und das über dem ersten unteren Isolator und nicht über dem zweiten unteren Isolator angeordnet ist. Der Gate-Stapel kann durch das konforme Dielektrikum von den extrinsischen S/D-Bereichen elektrisch getrennt sein.
  • Eine noch weitere beispielhafte Ausführungsform, die hierin offenbart wird, kann ein Verfahren zum Fertigen eines Finnen-Feldeffekttransistors (FinFET) bereitstellen, der von dem Vollsubstrat-Wafer elektrisch getrennt ist. Das Verfahren kann das Ausbilden eines Dummy-Gates über einem Abschnitt einer Silicium(Si)-Finne des FinFET beinhalten, wobei die Si-Finne auf einer Silicium-Germanium(SiGe)-Schicht ausgebildet wird, die auf einem Si-Substrat ausgebildet ist. Das Verfahren kann außerdem das selektive Entfernen der SiGe-Schicht, die nicht durch das Dummy-Gate und durch Abschnitte der Si-Finne bedeckt werden, die sich von jeder Seite des Dummy-Gates erstrecken, und das Ersetzen der selektiv entfernten SiGe-Schicht durch einen ersten Isolator beinhalten. Das Verfahren kann des Weiteren das Ausbilden von S/D-Bereichen auf jeder Seite des Dummy-Gates in der Si-Finne und das Abscheiden von extrinsischen S/D-Bereichen auf den S/D-Bereichen der Si-Finne und auf Abschnitten des ersten Isolators beinhalten, die nicht durch das Dummy-Gate bedeckt werden. Das Verfahren kann noch weiter das Entfernen des Dummy-Gates und das Freilegen eines Kanalbereichs der Si-Finne und von Abschnitten der SiGe-Schicht, die dem Kanalbereich benachbart sind, das selektive Entfernen der SiGe-Schicht unter dem Kanalbereich und der Abschnitte der SiGe-Schicht, die dem Kanalbereich benachbart sind, und das Ersetzen der selektiv entfernten SiGe-Schicht durch einen zweiten Isolator beinhalten. Schließlich kann das Verfahren die Ausbildung eines Ersatz-Gates durch Abscheiden eines konformen Dielektrikums auf dem Kanalbereich der Si-Finne und dem zweiten Isolator und das Füllen eines Zwischenraums, der durch das konforme Dielektrikum begrenzt wird, mit einem Gate-Stapel über dem Kanalbereich der Si-Finne beinhalten.
  • KURZE BESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNGEN
  • Die Ausführungsformen hierin werden besser verständlich anhand der folgenden genauen Beschreibung unter Bezugnahme auf die Zeichnungen, die nicht zwingend maßstabsgetreu sind und in denen:
  • 1 ein Querschnitt ist, der ein Ausgangssubstrat, das vier Schichten aufweist, in einer beispielhaften Ausführungsform veranschaulicht;
  • 2A eine Draufsicht ist, die Finnen, die auf einer Silicium-Germanium(SiGe)-Schicht des Substrats ausgebildet sind, in einer beispielhaften Ausführungsform veranschaulicht;
  • 2B ein Querschnitt an der Y-Y'-Achse von 2A ist, der die Finnen, die auf der SiGe-Schicht des Substrats ausgebildet sind, in einer beispielhaften Ausführungsform veranschaulicht;
  • 2C ein Querschnitt an der X-X'-Achse von 2A ist, der eine Finne, die auf der SiGe-Schicht des Substrats ausgebildet ist, in einer beispielhaften Ausführungsform veranschaulicht;
  • 3A eine Draufsicht ist, die Dummy-Gates, die auf den Finnen ausgebildet sind, in einer beispielhaften Ausführungsform veranschaulicht;
  • 3B ein Querschnitt an der Y-Y'-Achse von 3A ist, der die Dummy-Gates, die auf den Finnen ausgebildet sind, in einer beispielhaften Ausführungsform veranschaulicht;
  • 3C ein Querschnitt an der X-X'-Achse von 3A ist, der die Dummy-Gates, die auf den Finnen ausgebildet sind, in einer beispielhaften Ausführungsform veranschaulicht;
  • 4A eine Draufsicht ist, die extrinsische Source/Drain(S/D)-Bereiche, die über S/D-Bereichen der Finnen ausgebildet sind, in einer beispielhaften Ausführungsform veranschaulicht;
  • 4B ein Querschnitt an der Y-Y'-Achse von 4A ist, der extrinsische Source/Drain(S/D)-Bereiche, die über S/D-Bereichen der Finnen ausgebildet sind, in einer beispielhaften Ausführungsform veranschaulicht;
  • 4C ein Querschnitt an der X-X'-Achse von 4A ist, der extrinsische Source/Drain(S/D)-Bereiche, die über S/D-Bereichen der Finnen ausgebildet sind, in einer beispielhaften Ausführungsform veranschaulicht;
  • 4D ein Querschnitt an der Y1-Y1'-Achse von 4A ist, der extrinsische Source/Drain(S/D)-Bereiche, die über S/D-Bereichen der Finnen ausgebildet sind, in einer beispielhaften Ausführungsform veranschaulicht;
  • 4E ein Querschnitt an der X1-X1'-Achse von 4A ist, der extrinsische Source/Drain(S/D)-Bereiche, die über S/D-Bereichen der Finnen ausgebildet sind, in einer beispielhaften Ausführungsform veranschaulicht;
  • 5A eine Draufsicht ist, die eine planarisierte erste Isolierschicht, die über den Dummy-Gates und den extrinsischen S/D-Bereichen abgeschieden ist, in einer beispielhaften Ausführungsform veranschaulicht;
  • 5B ein Querschnitt an der Y-Y'-Achse von 5A ist, der die planarisierte erste Isolierschicht, die über den Dummy-Gates und den extrinsischen S/D-Bereichen abgeschieden ist, in einer beispielhaften Ausführungsform veranschaulicht;
  • 5C ein Querschnitt an der X-X'-Achse von 5A ist, der die planarisierte erste Isolierschicht, die über den Dummy-Gates und den extrinsischen S/D-Bereichen abgeschieden ist, in einer beispielhaften Ausführungsform veranschaulicht;
  • 5D ein Querschnitt an der Y1-Y1'-Achse von 5A ist, der die planarisierte erste Isolierschicht, die über den Dummy-Gates und den extrinsischen S/D-Bereichen abgeschieden ist, in einer beispielhaften Ausführungsform veranschaulicht;
  • 5E ein Querschnitt an der X1-X1'-Achse von 5A ist, der die planarisierte erste Isolierschicht, die über den Dummy-Gates und den extrinsischen S/D-Bereichen abgeschieden ist, in einer beispielhaften Ausführungsform veranschaulicht;
  • 6A eine Draufsicht ist, die das Entfernen der Dummy-Gates in einer beispielhaften Ausführungsform veranschaulicht;
  • 6B ein Querschnitt an der Y-Y'-Achse von 6A ist, der das Entfernen der Dummy-Gates in einer beispielhaften Ausführungsform veranschaulicht;
  • 6C ein Querschnitt an der X-X'-Achse von 6A ist, der das Entfernen der Dummy-Gates in einer beispielhaften Ausführungsform veranschaulicht;
  • 6D ein Querschnitt an der Y1-Y1'-Achse von 6A ist, der das Entfernen der Dummy-Gates in einer beispielhaften Ausführungsform veranschaulicht;
  • 6E ein Querschnitt an der X1-X1'-Achse von 6A ist, der das Entfernen der Dummy-Gates in einer beispielhaften Ausführungsform veranschaulicht;
  • 7A eine Draufsicht ist, die das selektive Entfernen des freigelegten SiGe und das Ersetzen des entfernten SiGe durch einen zweiten Isolator in einer beispielhaften Ausführungsform veranschaulicht;
  • 7B ein Querschnitt an der Y-Y'-Achse von 7A ist, der das selektive Entfernen des freigelegten SiGe und das Ersetzen des entfernten SiGe durch den zweiten Isolator in einer beispielhaften Ausführungsform veranschaulicht;
  • 7C ein Querschnitt an der X-X'-Achse von 7A ist, der das selektive Entfernen des freigelegten SiGe und das Ersetzen des entfernten SiGe durch den zweiten Isolator in einer beispielhaften Ausführungsform veranschaulicht;
  • 7D ein Querschnitt an der Y1-Y1'-Achse von 7A ist, der das selektive Entfernen des freigelegten SiGe und das Ersetzen des entfernten SiGe durch den zweiten Isolator in einer beispielhaften Ausführungsform veranschaulicht;
  • 7E ein Querschnitt an der X1-X1'-Achse von 7A ist, der das selektive Entfernen des freigelegten SiGe und das Ersetzen des entfernten SiGe durch den zweiten Isolator in einer beispielhaften Ausführungsform veranschaulicht;
  • 8A eine Draufsicht ist, die die Abscheidung eines konformen Dielektrikums und eines Gate-Stapels zum Ausbilden eines Finnen-Feldeffekttransistors (FinFET) in einer beispielhaften Ausführungsform veranschaulicht;
  • 8B ein Querschnitt an der Y-Y'-Achse von 8A ist, der die Abscheidung des konformen Dielektrikums und des Gate-Stapels zum Ausbilden des Finnen-Feldeffekttransistors (FinFET) in einer beispielhaften Ausführungsform veranschaulicht;
  • 8C ein Querschnitt an der X-X'-Achse von 8A ist, der die Abscheidung des konformen Dielektrikums und des Gate-Stapels zum Ausbilden des Finnen-Feldeffekttransistors (FinFET) in einer beispielhaften Ausführungsform veranschaulicht;
  • 8D ein Querschnitt an der Y1-Y1'-Achse von 8A ist, der die Abscheidung des konformen Dielektrikums und des Gate-Stapels zum Ausbilden des Finnen-Feldeffekttransistors (FinFET) in einer beispielhaften Ausführungsform veranschaulicht;
  • 8E ein Querschnitt an der X1-X1'-Achse von 8A ist, der die Abscheidung des konformen Dielektrikums und des Gate-Stapels zum Ausbilden des Finnen-Feldeffekttransistors (FinFET) in einer beispielhaften Ausführungsform veranschaulicht;
  • 9A eine Draufsicht ist, die das selektive Entfernen von freigelegtem SiGe von der in 3A dargestellten Struktur und das Ersetzen des entfernten SiGe durch einen ersten Isolator in einer weiteren beispielhaften Ausführungsform veranschaulicht;
  • 9B ein Querschnitt an der Y-Y'-Achse von 9A ist, der das selektive Entfernen von freigelegtem SiGe von der in 3B dargestellten Struktur und das Ersetzen des entfernten SiGe durch einen ersten Isolator in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 9C ein Querschnitt an der X-X'-Achse von 9A ist, der das selektive Entfernen von freigelegtem SiGe von der in 3C dargestellten Struktur und das Ersetzen des entfernten SiGe durch einen ersten Isolator in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 9D ein Querschnitt an der Y1-Y1'-Achse von 9A ist, der das selektive Entfernen von freigelegtem SiGe von der in 9A dargestellten Struktur und das Ersetzen des entfernten SiGe durch einen ersten Isolator in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 9E ein Querschnitt an der X1-X1'-Achse von 9A ist, der das selektive Entfernen von freigelegtem SiGe von der in 9A dargestellten Struktur und das Ersetzen des entfernten SiGe durch einen ersten Isolator in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 10A eine Draufsicht ist, die extrinsische Source/Drain(S/D)-Bereiche, die über S/D-Bereichen der Finnen ausgebildet sind, in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 10B ein Querschnitt an der Y-Y'-Achse von 10A ist, der extrinsische Source/Drain(S/D)-Bereiche, die über S/D-Bereichen der Finnen ausgebildet sind, in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 10C ein Querschnitt an der X-X'-Achse von 10A ist, der extrinsische Source/Drain(S/D)-Bereiche, die über S/D-Bereichen der Finnen ausgebildet sind, in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 10D ein Querschnitt an der Y1-Y1'-Achse von 10A ist, der extrinsische Source/Drain(S/D)-Bereiche, die über S/D-Bereichen der Finnen ausgebildet sind, in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 10E ein Querschnitt an der X1-X1'-Achse von 10A ist, der extrinsische Source/Drain(S/D)-Bereiche, die über S/D-Bereichen der Finnen ausgebildet sind, in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 11A eine Draufsicht ist, die eine planarisierte zweite Isolierschicht, die über den Dummy-Gates und den extrinsischen S/D-Bereichen abgeschieden ist, in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 11B ein Querschnitt an der Y-Y'-Achse von 11A ist, der die planarisierte zweite Isolierschicht, die über den Dummy-Gates und den extrinsischen S/D-Bereichen abgeschieden ist, in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 11C ein Querschnitt an der X-X'-Achse von 11A ist, der die planarisierte zweite Isolierschicht, die über den Dummy-Gates und den extrinsischen S/D-Bereichen abgeschieden ist, in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 11D ein Querschnitt an der Y1-Y1'-Achse von 11A ist, der die planarisierte zweite Isolierschicht, die über den Dummy-Gates und den extrinsischen S/D-Bereichen abgeschieden ist, in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 11E ein Querschnitt an der X1-X1'-Achse von 11A ist, der die planarisierte zweite Isolierschicht, die über den Dummy-Gates und den extrinsischen S/D-Bereichen abgeschieden ist, in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 12A eine Draufsicht ist, die das Entfernen der Dummy-Gates, das selektive Entfernen des freigelegten SiGe und das Ersetzen des entfernten SiGe durch einen dritten Isolator in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 12B ein Querschnitt an der Y-Y'-Achse von 12A ist, der das Entfernen der Dummy-Gates, das selektive Entfernen des freigelegten SiGe und das Ersetzen des entfernten SiGe durch den dritten Isolator in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 12C ein Querschnitt an der X-X'-Achse von 12A ist, der das Entfernen der Dummy-Gates, das selektive Entfernen des freigelegten SiGe und das Ersetzen des entfernten SiGe durch den dritten Isolator in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 12D ein Querschnitt an der Y1-Y1'-Achse von 12A ist, der das Entfernen der Dummy-Gates, das selektive Entfernen des freigelegten SiGe und das Ersetzen des entfernten SiGe durch den dritten Isolator in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 12E ein Querschnitt an der X1-X1'-Achse von 12A ist, der das Entfernen der Dummy-Gates, das selektive Entfernen des freigelegten SiGe und das Ersetzen des entfernten SiGe durch den dritten Isolator in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 13A eine Draufsicht ist, die die Abscheidung eines konformen Dielektrikums und eines Gate-Stapels zum Ausbilden eines Finnen-Feldeffekttransistors (FinFET) in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 13B ein Querschnitt an der Y-Y'-Achse von 13A ist, der die Abscheidung des konformen Dielektrikums und des Gate-Stapels zum Ausbilden des FinFET in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 13C ein Querschnitt an der X-X'-Achse von 13A ist, der die Abscheidung des konformen Dielektrikums und des Gate-Stapels zum Ausbilden des FinFET in der weiteren beispielhaften Ausführungsform veranschaulicht;
  • 13D ein Querschnitt an der Y1-Y1'-Achse von 13A ist, der die Abscheidung des konformen Dielektrikums und des Gate-Stapels zum Ausbilden des FinFET in der weiteren beispielhaften Ausführungsform veranschaulicht; und
  • 13E ein Querschnitt an der X1-X1'-Achse von 13A ist, der die Abscheidung des konformen Dielektrikums und des Gate-Stapels zum Ausbilden des FinFET in der weiteren beispielhaften Ausführungsform veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die Beschreibungen der verschiedenen Ausführungsformen der Ausführungsformen hierin erfolgten zur Veranschaulichung, sind jedoch nicht erschöpfend oder auf die beschriebenen Ausführungsformen beschränkt gemeint. Viele Modifizierungen und Varianten sind für Fachleute ersichtlich, ohne vom Umfang und Gedanken der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Grundgedanken der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber auf dem Markt erhältlichen Technologien am besten zu erläutern oder um anderen Fachleuten zu ermöglichen, die hierin beschriebenen Ausführungsformen zu verstehen. Das oben beschriebene Verfahren wird bei der Fertigung von integrierten Schaltungs-Chips verwendet.
  • Wie oben angegeben, verbleibt ein Bedarf an einer Struktur und einem Verfahren zum Fertigen eines kostengünstigen Finnen-Feldeffekttransistors (FinFET), der Vollsilicium-Wafer verwendet, eine Übergangsisolation von Source(S/D)-Bereichen bereitstellt und eine selbstausgerichtete dielektrische Isolation des Körpers und der Erweiterungen des FinFET bereitstellt.
  • Mit Bezug auf 1 kann zu Beginn ein Substrat, das vier Schichten aufweist, in einer beispielhaften Ausführungsform ausgebildet werden. Eine SiGe-Schicht 120 kann auf einem kristallinen Si-Substrat 110 epitaktisch aufgewachsen werden. Die SiGe-Schicht 120 kann Stoffmengenanteile aufweisen, die durch Si1-xGex bestimmt werden, wobei x größer als 0,07 und kleiner als 0,4 ist. Eine Si-Schicht 150 kann epitaktisch auf der SiGe-Schicht 120 aufgewachsen werden, und eine dielektrische Abdeckung 180 kann auf der Si-Schicht 150 ausgebildet werden. Die dielektrische Abdeckung 180 kann eine Verbundschicht mit SiO2 darüber und Si3N4 darunter aufweisen.
  • Mit Bezug auf 2A bis C können in einer beispielhaften Ausführungsform die dielektrische Abdeckung 180 und die Si-Schicht 150 zumindest bis zu der SiGe-Schicht 120 geätzt werden, um eine Längsstruktur von Finnen 152 für Finnen-Feldeffekttransistoren (FinFETs) auszubilden, die auf Abschnitten der SiGe-Schicht 120 angeordnet sind. 2B veranschaulicht einen transversalen Querschnitt durch die Finnen 152 entlang der in 2A dargestellten Y-Y'-Achse, wohingegen 2C einen Längsschnitt durch eine Finne 152 entlang der in 2A dargestellten X-X'-Achse veranschaulicht.
  • Mit Bezug auf 3A bis C können in einer beispielhaften Ausführungsform rechteckige Bereiche, die Dummy-Gates 354 aufweisen, transversal über Abschnitten der Finnen 152 und Abschnitten der SiGe-Schicht 120 ausgebildet werden. Mithilfe von Strukturierungstechniken, die in der Technik bestens bekannt sind, kann ein Ätzstopp 353 über Abschnitten der dielektrischen Abdeckung 180, die Abschnitte der Finnen 152 bedeckt, entsprechend Kanalbereichen 154 der FinFETs und über Abschnitten der SiGe-Schicht 120 ausgebildet werden, um rechteckige Bereiche auszubilden. Dummy-Gates 354 können die rechteckigen Bereiche füllen, die durch die Strukturierung ausgebildet worden sind, um den Ätzstopp 353 zu bedecken. Eine Füllhöhe der Dummy-Gates 354 kann diejenige des Ätzstopps 353, der die dielektrische Abdeckung 180 über den Kanalbereichen 154 der Finnen 152 bedeckt, überschreiten. Nach der Ausbildung der Dummy-Gates 354 können jegliche strukturierte Strukturen entfernt werden, und Seitenwände 352 können auf Seiten der Dummy-Gates 354 ausgebildet werden. Die Höhe der Seitenwände 352 kann größer als die des Ätzstopps 353 sein, der die dielektrische Abdeckung 180 über den Kanalbereichen 154 der Finnen 152 bedeckt, jedoch geringer als diejenige einer oberen Fläche der Dummy-Gates 354.
  • Im Anschluss an die Ausbildung der Dummy-Gates 354 können Abschnitte der dielektrischen Abdeckung 180, die nicht durch die Dummy-Gates 354 bedeckt werden, entfernt werden, um Abschnitte der Finnen 152 freizulegen. Anschließend können unter Verwendung der Dummy-Gates 354 als Masken Source/Drain(S/D)-Bereiche 156 durch Ionenimplantation auf jeder Seite der Dummy-Gates 354 in den freigelegten Abschnitten der Finnen 152 ausgebildet werden. Beispielsweise können p-FinFETs mit positiven Bor(B)-Ionen implantiert werden, wohingegen n-FinFETs mit negativen Arsen(As)- oder Phosphor(P)-Ionen implantiert werden können.
  • Mit Bezug auf 4A bis E kann in einer beispielhaften Ausführungsform eine Silicium enthaltende Schicht über den S/D-Bereichen 156 der Finnen 152 und über freigelegten Abschnitten der SiGe-Schicht 120, die nicht durch die Dummy-Gates 354 bedeckt werden, abgeschieden werden, um extrinsische S/D-Bereiche 456 auszubilden. 4A und 4C zeigen, dass die extrinsischen S/D-Bereiche 456 auf beiden Seiten der Dummy-Gates 354 angeordnet sind. 4C zeigt außerdem, dass eine Länge einer oberen Fläche eines S/D-Bereichs 152, der nicht durch eine Gate-Struktur 354 bedeckt wird, mit einem extrinsischen S/D-Bereich 456 in Kontakt stehen kann. 4D zeigt dagegen, dass ein S/D-Bereich 156 mit einem extrinsischen S/D-Bereich 456 sowohl an seinen seitlichen Flächen als auch an seiner oberen Fläche in Kontakt stehen kann.
  • In verschiedenen beispielhaften Ausführungsform können die extrinsischen S/D-Bereiche 456 beliebige von dotiertem Si, dotiertem SiGe, dotiertem SiC und PtSi2 oder sonstigen Siliciden in einer oder mehreren Schichten aufweisen. Beispielsweise kann eine Konzentration eines p-Dotierstoffs in einem dotierten extrinsischen Si-S/D-Bereich 456 geringer als die des p-Dotierstoffs in dem darunterliegenden S/D-Bereich 156 eines p-FinFET sein. In ähnlicher Weise kann eine Konzentration eines n-Dotierstoffs in einem dotierten extrinsischen Si-S/D-Bereich 456 geringer als die des n-Dotierstoffs in dem darunterliegenden S/D-Bereich 156 eines n-FinFET sein. In verschiedenen beispielhaften Ausführungsformen kann ein Bor(B)-dotierter extrinsischer SiGe-S/D-Bereich 456 auf einem darunterliegenden p-S/D-Bereich 156 eines p-FinFET ausgebildet werden, wohingegen ein Phosphor(P)-dotierter extrinsischer SiC-S/D-Bereich 456 auf einem darunterliegenden n-S/D-Bereich 156 eines n-FinFET ausgebildet werden kann. Ein extrinsischer PtSi2-S/D-Bereich 456 kann zum Beispiel eine Silicidierung des FinFET unterstützen. Ein extrinsischer Silicium(Si)-S/D-Bereich 456 kann eine Kontaktbrücke von dem darunterliegenden S/D-Bereich 156 zu sonstigen Strukturen in einer integrierten Schaltung bereitstellen, die FinFETs der beispielhaften Ausführungsformen beinhalten.
  • Mit Bezug auf 5A bis E kann in einer beispielhaften Ausführungsform eine erste Isolierschicht 562 über den extrinsischen S/D-Bereichen 456 und den Dummy-Gates 354 abgeschieden und anschließend planarisiert werden. Die Planarisierung der abgeschiedenen ersten Isolierschicht 562 kann obere Flächen der Dummy-Gates 354 und der Seitenwände 352 freilegen. Auf diese Weise können die planarisierten oberen Flächen der ersten Isolierschicht 562, der Dummy-Gates 354 und der Seitenwände 352 in einer beispielhaften Ausführungsform im Wesentlichen koplanar sein. Die erste Isolierschicht 562 kann zum Beispiel SiO2 oder Si3N4 aufweisen.
  • Mit Bezug auf 6A bis E können in einer beispielhaften Ausführungsform die Dummy-Gates 354 und der darunterliegende Ätzstopp 353 entfernt werden, um die dielektrischen Abdeckungen 180, die die Kanalbereiche 154 der Finnen 152 bedecken, und Abschnitte der SiGe-Schicht 120 freizulegen, die transversal zu jedem der Kanalbereiche 154 angeordnet ist. Wie in 6A bis C dargestellt, können auf diese Weise die Kanalbereiche 154 der Finnen 152 und ihre dielektrischen Abdeckungen 180 freigelegt werden und können in ihrer Anordnung auf der darunterliegenden SiGe-Schicht 120 zu sehen sein. Wie in 6D dargestellt, können die S/D-Bereiche 156 der Finnen 152 demgegenüber durch die extrinsischen S/D-Bereiche 456 und die erste Isolierschicht 562 bedeckt bleiben.
  • Mit Bezug auf 7A bis C kann in einer beispielhaften Ausführungsform die freigelegte SiGe-Schicht 120 zusammen mit Abschnitten der SiGe-Schicht 120, die unter den Kanalbereichen 154 der Finnen 152 liegen können, und Abschnitten der SiGe-Schicht 120, die an Enden der Kanalbereiche 154 angrenzen, die unter Abschnitten der S/D-Bereiche 156 der Finnen liegen können, selektiv entfernt werden. Das selektive Ätzen zum Beispiel durch SF6 kann die SiGe-Schicht 120 unterschneiden und unter den Finnen 152, die eine schmale Breite aufweisen, entfernen, wohingegen die Kanalbereiche 154 der Finnen 152 an jedem Ende durch die angrenzenden S/D-Bereiche 156 der Finnen 152 unterstützt werden. Abschnitte der SiGe-Schicht 120, die unter den angrenzenden S/D-Bereichen 156 der Finnen 152 liegen, können bei einer beispielhaften Ausführungsform ebenfalls selektiv geätzt werden, wie in 7C dargestellt. Wie in 7E dargestellt, kann durch das selektive Ätzen auch die freigelegte SiGe-Schicht 120 entfernt werden, die transversal zwischen den Finnen 152 angeordnet ist.
  • Mit Bezug auf 7A bis C und 7E kann in einer beispielhaften Ausführungsform ein zweiter Isolator 722 unter den Kanalbereichen 154 der Finnen 152 und unter Abschnitten der S/D-Bereiche 156 der Finnen 152, die an die Kanalbereiche 154 angrenzen, abgeschieden werden, um die selektiv entfernte SiGe-Schicht 120 zu ersetzen. Wie in 7C dargestellt, kann die Abscheidung des zweiten Isolators 722 die Kanalbereiche 154 und Übergänge der Kanalbereiche 154 und der S/D-Bereiche 156 der Finnen 152 von dem darunterliegenden Si-Substrat 110 elektrisch trennen. Der zweite Isolator 722 kann zum Beispiel SiO2 oder Si3N4 oder sonstige dielektrische Materialien aufweisen.
  • Im Anschluss an die Abscheidung der zweiten Isolatorschicht 722 können in einer beispielhaften Ausführungsform die dielektrischen Abdeckungen 180, die über den Kanalbereichen 154 der Finnen 152 liegen, entfernt werden, sodass die darunterliegenden Kanalbereiche 154, d. h. die Gate-Bereiche, freigelegt werden.
  • Mit Bezug auf 8A bis E kann in einer beispielhaften Ausführungsform ein konformes Dielektrikum 882 auf den Seitenwänden 352, dem zweiten Isolator 722 und den Kanalbereichen 154, d. h. den Gate-Bereichen, der Finnen 152 abgeschieden werden. Das konforme Dielektrikum 882 kann Gate-Dielektrika über den Kanalbereichen 154 der Finnen 152 ausbilden. Wie in 8B und 8C dargestellt, können anschließend Gate-Stapel 884 über dem konformen Dielektrikum 882 ausgebildet werden. Die Gate-Stapel 884 können eine oder mehrere Schichten aufweisen, die zum Beispiel Siliciumoxynitride, Hafniumsilicate oder Hafniumoxide gefolgt von elektrischen Leitern wie zum Beispiel TiN aufweisen.
  • Mit dem oben in 1 bis 8E beschriebenen Verfahren kann in einer beispielhaften Ausführungsform eine FinFET-Struktur gefertigt werden. Die FinFET-Struktur kann eine Siliciumfinne 152 aufweisen, wie in 8C dargestellt. Die Siliciumfinne 152 kann einen Kanalbereich 154 und Source/Drain(S/D)-Bereiche 156 aufweisen, die an jedem Ende des Kanalbereichs 154 ausgebildet sind, wobei eine gesamte untere Fläche des Kanalbereichs 154 mit einem unteren Isolator 722 in Kontakt steht und eine untere Fläche jedes der S/D-Bereiche 156 mit einem Abschnitt einer unteren SiGe-Schicht 120 in Kontakt steht, wie in 8B und 8C dargestellt. Die FinFET-Struktur kann außerdem extrinsische S/D-Bereiche 456 aufweisen, die mit einer oberen Fläche und beiden seitlichen Flächen jedes der S/D-Bereiche 156 und Abschnitten der unteren SiGe-Schicht 120 in Kontakt stehen, wie in 8C und 8D dargestellt. Die FinFET-Struktur kann des Weiteren einen Gate-Stapel 884 aufweisen, der mit einem konformen Dielektrikum 882 in Kontakt steht, das über einer oberen Fläche und beiden seitlichen Flächen des Kanalbereichs 154 ausgebildet ist und das über dem unteren Isolator 722 und nicht über den Abschnitten der unteren SiGe-Schicht 120 angeordnet ist, wie in 8A bis C dargestellt. Die Gate-Stapel 844 können von den extrinsischen S/D-Bereichen 456 zum Beispiel durch die Seitenwände 352 und das konforme Dielektrikum 882 elektrisch getrennt werden, wie in 8A bis C dargestellt.
  • Der untere Isolator 722 und die untere SiGe-Schicht 120 können auf dem kristallinen Si-Substrat 110 ausgebildet werden, und die obere Fläche sowohl des unteren Isolators 722 als auch der unteren SiGe-Schicht 120 können koplanar sein. Die obere Fläche des Kanalbereichs 154 und obere Flächen jedes der S/D-Bereiche 156 der Siliciumfinne 152 können koplanar sein. Jedes Ende des Kanalbereichs 154 und jedes Ende der S/D-Bereiche 156, die auf jedem Ende des Kanalbereichs 154 ausgebildet sind, kann einen Übergang ausbilden, und jeder der Übergänge kann über dem unteren Isolator 722 angeordnet sein und mit diesem in Kontakt stehen.
  • Die extrinsischen S/D-Bereiche 456 der FinFET-Struktur können in einer beispielhaften Ausführungsform eine oder mehrere Si enthaltende Schichten aufweisen. Eine Silicium enthaltende Schicht kann bei einem n-FinFET eine beliebige von einer n-dotierten Si-, einer n-dotierten SiGe- und einer n-dotierten SiC-Schicht und bei einem p-FinFET eine beliebige von einer p-dotierten Si- und einer p-dotierten SiGe-Schicht aufweisen. Die Silicium enthaltende Schicht kann PtSi2 zur Silicidierung entweder eines n- oder eines p-FinFET aufweisen. Eine obere Isolierschicht 562 kann die extrinsischen S/D-Bereiche 456 bedecken, wie in 8A, 8C, 8D und 8E dargestellt.
  • Eine alternative beispielhafte Ausführungsform kann ebenfalls mit den in 3A bis C dargestellten Strukturen beginnen und dann die darunterliegende SiGe-Schicht 120, die nicht durch die Dummy-Gates 354 und durch Abschnitte der Finnen 152 bedeckt wird, selektiv entfernen. Das selektive Ätzen zum Beispiel durch SF6 kann die SiGe-Schicht 120 unterschneiden und unter den Abschnitten der Finnen 152, die eine schmale Breite aufweisen, entfernen. Mit Bezug auf 9A bis E kann in einer beispielhaften Ausführungsform ein erster Isolator 922 abgeschieden werden, um die selektiv entfernte SiGe-Schicht 120 einschließlich der SiGe-Schicht 120, die unter den Abschnitten der Finnen 152 angeordnet ist, zu ersetzen. Die Abscheidung des ersten Isolators 922 kann die Abschnitte der Finnen 152 elektrisch von dem darunterliegenden Si-Substrat 110 trennen. Der erste Isolator 922 kann zum Beispiel SiO2 oder Si3N4 aufweisen.
  • Im Anschluss an die Abscheidung des ersten Isolators 922 können unter Verwendung der Dummy-Gates 354 als Masken Source/Drain(S/D)-Bereiche 156 durch Ionenimplantation auf jeder Seite der Dummy-Gates 354 in den freigelegten Abschnitten der Finnen 152 ausgebildet werden, wie in 9C deutlich dargestellt wird. Beispielsweise können p-FinFETs mit positiven Bor(B)-Ionen implantiert werden, wohingegen n-FinFETs mit negativen Arsen(As)- oder Phosphor(P)-Ionen implantiert werden können.
  • Mit Bezug auf 10A bis E kann in einer beispielhaften Ausführungsform eine Silicium enthaltende Schicht über den S/D-Bereichen 156 der Finnen 152 und über dem ersten Isolator 922, die nicht durch die Dummy-Gates 354 bedeckt werden, abgeschieden werden, um extrinsische S/D-Bereiche 1056 auszubilden. 10A und 10C zeigen, dass die extrinsischen S/D-Bereiche 1056 auf beiden Seiten der Dummy-Gates 354 angeordnet sind. 10C zeigt außerdem, dass eine Länge einer oberen Fläche eines S/D-Bereichs 156, der nicht durch eine Gate-Struktur 354 bedeckt wird, mit einem extrinsischen S/D-Bereich 1056 in Kontakt stehen kann. 10D zeigt dagegen, dass ein S/D-Bereich 156 mit einem extrinsischen S/D-Bereich 1056 sowohl an seinen seitlichen Flächen als auch an seiner oberen Fläche in Kontakt stehen kann.
  • In verschiedenen beispielhaften Ausführungsformen können die extrinsischen S/D-Bereiche 1056 beliebige von dotiertem Si, dotiertem SiGe, dotiertem SiC und PtSi2 in einer oder mehreren Schichten aufweisen. Beispielsweise kann eine Konzentration eines p-Dotierstoffs in einem dotierten extrinsischen Si-S/D-Bereich 1056 geringer als die des p-Dotierstoffs in dem darunterliegenden S/D-Bereich 156 eines p-FinFET sein. In ähnlicher Weise kann eine Konzentration eines n-Dotierstoffs in einem dotierten extrinsischen Si-S/D-Bereich 1056 geringer als die des n-Dotierstoffs in dem darunterliegenden S/D-Bereich 156 eines n-FinFET sein. In verschiedenen beispielhaften Ausführungsformen kann ein Bor(B)-dotierter extrinsischer SiGe-S/D-Bereich 1056 auf einem darunterliegenden p-S/D-Bereich 156 eines p-FinFET ausgebildet werden, wohingegen ein Phosphor(P)-dotierter extrinsischer SiC-S/D-Bereich 1056 auf einem darunterliegenden n-S/D-Bereich 156 eines n-FinFET ausgebildet werden kann. Ein extrinsischer PtSi2-S/D-Bereich 1056 kann zum Beispiel eine Silicidierung des FinFET unterstützen. Ein extrinsischer Silicium(Si)-S/D-Bereich 1056 kann eine Kontaktbrücke von dem darunterliegenden S/D-Bereich 156 zu sonstigen Strukturen in einer integrierten Schaltung bereitstellen, die FinFETs der beispielhaften Ausführungsformen beinhalten. Die extrinsischen S/D-Bereiche 1056 können einen elektrischen Pfad mit geringem Kontaktwiderstand von der obigen FinFET-Struktur zu dem Finnenkanal bereitstellen und auf diese Weise hohe Schaltgeschwindigkeiten bereitstellen.
  • Mit Bezug auf 11A bis E kann in einer beispielhaften Ausführungsform eine zweite Isolierschicht 1162 über den extrinsischen S/D-Bereichen 1056 und den Dummy-Gates 354 abgeschieden und anschließend planarisiert werden. Die Planarisierung der abgeschiedenen zweiten Isolierschicht 1162 kann obere Flächen der Dummy-Gates 354 und der Seitenwände 352 freilegen. Auf diese Weise können die planarisierten oberen Flächen der zweiten Isolierschicht 1162, der Dummy-Gates 354 und der Seitenwände 352 in einer beispielhaften Ausführungsform im Wesentlichen koplanar sein. Die zweite Isolierschicht 1162 kann zum Beispiel SiO2 oder Si3N4 aufweisen.
  • Mit Bezug auf 12A bis E können in einer beispielhaften Ausführungsform die Dummy-Gates 384 entfernt werden, die SiGe-Schicht 120, die unter den Dummy-Gates 384 liegt, kann selektiv entfernt werden, die selektiv entfernte SiGe-Schicht 120 kann durch einen dritten Isolator 1224 ersetzt werden, und die dielektrischen Abdeckungen 180, die über den Kanalbereichen 154 der Finnen 152 liegen, können entfernt werden. Durch Entfernen der Dummy-Gates 384 und jeglicher (nicht dargestellter) Ätzstoppschicht können Abschnitte der SiGe-Schicht 120 und der Kanalbereiche 154 der Finnen 152 freigelegt werden, die durch ihre dielektrischen Abdeckungen 180 bedeckt werden. Das selektive Entfernen der SiGe-Schicht 120 zum Beispiel durch SF6 kann die SiGe-Schicht 120 unterschneiden und unter den Kanalbereichen 154 der Finnen 152, die eine schmale Breite aufweisen, entfernen. Abschnitte der SiGe-Schicht 120, die unter den angrenzenden S/D-Bereichen 156 der Finnen 152 liegen, können bei einer beispielhaften Ausführungsform ebenfalls selektiv geätzt werden, wie in 12C dargestellt.
  • Mit Bezug auf 12A bis E kann in einer beispielhaften Ausführungsform ein dritter Isolator 1224 abgeschieden werden, um die selektiv entfernte SiGe-Schicht 120 einschließlich der SiGe-Schicht 120, die unter den Kanalbereichen 154 der Finnen 152 angeordnet ist, zu ersetzen. Der dritte Isolator 1224 kann an den ersten Isolator 922 angrenzen. Auf diese Weise können der dritte Isolator 1224 und der erste Isolator 922 eine Isolation des Kanalbereichs 154, d. h. des Gate-Bereichs, und der S/D-Bereiche 156 des FinFET gegenüber der darunterliegenden Si-Schicht 110 bereitstellen. Der dritte Isolator 1224 kann zum Beispiel SiO2 oder Si3N4 aufweisen.
  • Im Anschluss an die Abscheidung des dritten Isolators 1224 können in einer beispielhaften Ausführungsform die dielektrischen Abdeckungen 180, die über den Kanalbereichen 154 der Finnen 152 liegen, entfernt werden, sodass die darunterliegenden Kanalbereiche 154, d. h. die Gate-Bereiche, freigelegt werden.
  • Mit Bezug auf 13A bis E wird in einer beispielhaften Ausführungsform ein konformes Dielektrikum 1382 auf den Seitenwänden 352, dem dritten Isolator 1224 und den Kanalbereichen 154, d. h. den Gate-Bereichen, der Finnen 152 abgeschieden. Das konforme Dielektrikum 1382 kann Gate-Dielektrika über den Kanalbereichen 154 der Finnen 152 ausbilden. Wie in 13B und 13C dargestellt, können anschließend Gate-Stapel 1384 über dem konformen Dielektrikum 1382 ausgebildet werden. Die Gate-Stapel 1384 können eine oder mehrere Schichten aufweisen, die zum Beispiel Siliciumoxynitride, Hafniumsilicate oder Hafniumoxide gefolgt von elektrischen Leitern wie zum Beispiel TiN aufweisen.
  • Die resultierenden integrierten Schaltungs-Chips können durch den Hersteller in Form eines Roh-Wafers (das heißt, als einzelner Wafer, der mehrere gehäuselose Chips aufweist), als bloßer Chip oder in einem Gehäuse vertrieben werden. Im letzteren Fall wird der Chip in einem Einzel-Chip-Gehäuse (wie zum Beispiel auf einem Kunststoffträger mit Zuleitungen, die an einer Hauptplatine oder einem sonstigen übergeordneten Träger befestigt sind) oder in einem Mehrfach-Chip-Gehäuse angebracht (wie zum Beispiel auf einem Keramikträger, der entweder Oberflächenverbindungen oder vergrabene Verbindungen oder beides aufweist). In jedem Fall wird der Chip anschließend mit anderen Chips, diskreten Schaltungselementen und/oder sonstigen Signalverarbeitungseinheiten als Teil entweder (a) eines Zwischenproduktes wie zum Beispiel einer Hauptplatine oder (b) eines Endproduktes integriert. Bei dem Endprodukt kann es sich um ein beliebiges Produkt handeln, das integrierte Schaltungs-Chips beinhaltet, von Spielzeug und sonstigen einfachen Anwendungen bis hin zu hochentwickelten Computerprodukten, die eine Anzeige, eine Tastatur oder eine sonstige Eingabeeinheit und einen Zentralprozessor aufweisen.
  • Im Sinne der Zwecke hierin handelt es sich bei einem „Halbleiter” um ein Material oder eine Struktur, das/die eine implantierte Verunreinigung beinhalten kann, die ermöglicht, dass es sich auf der Grundlage der Ladungsträgerkonzentration von Elektronen und Löchern bei dem Material bisweilen um einen Leiter und bisweilen um einen Isolator handelt. So, wie der Begriff hierin verwendet wird, können „Implantationsprozesse” eine beliebige geeignete Form annehmen (unabhängig davon, ob sie bereits bekannt sind oder künftig entwickelt werden) und können zum Beispiel eine Ionenimplantation usw. aufweisen.
  • Im Sinne der Zwecke hierin handelt es sich bei einem „Isolator” um einen relativen Begriff, der ein Material oder eine Struktur bezeichnet, das/die ermöglicht, dass wesentlich weniger (< 95%) elektrischer Strom fließt, als bei einem „Leiter”. Die hierin erwähnten Dielektrika (Isolatoren) können zum Beispiel aus einer Trockensauerstoffumgebung oder Dampf aufgewachsen und dann strukturiert werden. Alternativ können die Dielektrika hierin auch aus einem beliebigen der vielen möglichen Materialien mit hoher Dielektrizitätskonstante (high-k) ausgebildet werden, einschließlich Siliciumnitrid, Siliciumoxynitrid, eines Gate-Dielektrikumstapels aus SiO2 und Si3N4 und Metalloxiden wie Tantaloxid, ohne darauf beschränkt zu sein. Die Dicke der Dielektrika hierin kann abhängig von der erforderlichen Leistungsfähigkeit der Einheit variieren. Die hierin erwähnten Leiter können aus einem beliebigen leitfähigen Material wie zum Beispiel polykristallinem Silicium (Polysilicium), amorphem Silicium, einer Kombination aus amorphem Silicium und Polysilicium und aus Polysilicium-Germanium ausgebildet werden, das durch das Vorhandensein eines geeigneten Dotierstoffs leitfähig gemacht wird. Alternativ können die Leiter hierin aus einem oder mehreren Metallen wie zum Beispiel Wolfram, Hafnium, Tantal, Molybdän, Titan oder Nickel oder aus einem Metallsilicid sowie beliebigen Legierungen solcher Metalle bestehen und können mithilfe einer physikalischen Gasphasenabscheidung, einer chemischen Gasphasenabscheidung oder einer beliebigen sonstigen nach dem Stand der Technik bekannten Technik abgeschieden werden.
  • Der Halbleiter (oder der Kanalbereich) wird innerhalb eines Transistors zwischen einem leitfähigen „Source”-Bereich und einem ähnlich leitfähigen „Drain”-Bereich positioniert, und wenn sich der Halbleiter in einem leitfähigen Zustand befindet, ermöglicht der Halbleiter, dass elektrischer Strom zwischen der Source und dem Drain fließt. Bei einem „Gate” handelt es sich um ein leitfähiges Element, das durch ein „Gate-Oxid” (bei dem es sich um einen Isolator handelt) von dem Halbleiter elektrisch getrennt ist, und ein Strom/eine Spannung innerhalb des Gates ändert die Leitfähigkeit des Kanalbereichs des Transistors.
  • Ein positiver Transistor, ein „P-Transistor”, verwendet Verunreinigungen wie zum Beispiel Bor, Aluminium oder Gallium usw. innerhalb eines intrinsischen Halbleitersubstrats (um einen Mangel an Valenzelektronen zu erzeugen) als Halbleiterbereich. In ähnlicher Weise handelt es sich bei einem „N-Transistor” um einen negativen Transistor, der Verunreinigungen wie zum Beispiel Antimon, Arsen oder Phosphor usw. innerhalb eines intrinsischen Halbleitersubstrats als Halbleiterbereich verwendet (um überschüssige Valenzelektronen zu erzeugen).
  • Im Allgemeinen werden die Transistorstrukturen durch Abscheiden oder Implantieren von Verunreinigungen in ein Substrat ausgebildet, um zumindest einen Halbleiter-Kanalbereich auszubilden, der durch Bereiche einer flachen Grabenisolation unter der obersten (oberen) Fläche des Substrats begrenzt wird. Ein „Substrat” hierin kann ein beliebiges Material aufweisen, das für den jeweiligen Zweck geeignet ist (unabhängig davon, ob es heute schon bekannt ist oder künftig entwickelt wird), und kann zum Beispiel Si, SiC, SiGe, SiGeC, Ge-Legierungen, GaAs, InAs, TnP, sonstige III-V- oder II-VI-Verbindungshalbleiter oder organische Halbleiterstrukturen usw. aufweisen.
  • Eine Hartmaske kann aus einem beliebigen geeigneten Material ausgebildet werden, unabhängig davon, ob es bereits bekannt ist oder künftig entwickelt wird, wie zum Beispiel eine metallische oder organische Hartmaske, die eine größere Härte als die Substrat- und Isolatormaterialien aufweist, die in der übrigen Struktur verwendet werden.
  • Beim Strukturieren eines beliebigen Materials hierin kann das zu strukturierende Material in einer beliebigen bekannten Weise aufgewachsen oder abgeschieden werden, und eine Strukturierungsschicht (wie zum Beispiel ein organischer Photolack) kann über dem Material ausgebildet werden. Die Strukturierungsschicht (der Photolack) kann einer Form von Lichtstrahlung (z. B. einer strukturierten Belichtung, einer Laser-Belichtung usw.) ausgesetzt werden, die in einer Belichtungsstruktur bereitgestellt wird, und anschließend wird der Photolack mithilfe einer chemischen Substanz entwickelt. Dieser Prozess ändert die Eigenschaften des Abschnitts des Photolacks, der dem Licht ausgesetzt wurde. Anschließend kann ein Abschnitt des Photolacks abgespült werden, wobei der andere Abschnitt des Photolacks zurückbleibt und das zu strukturierende Material schützt. Dann wird ein Materialentfernungsprozess (z. B. eine Plasmaätzung usw.) durchgeführt, um die ungeschützten Abschnitte des zu strukturierenden Materials zu entfernen. Danach wird der Photolack entfernt und lässt das darunterliegende Material entsprechend der Belichtungsstruktur strukturiert zurück.
  • Wenngleich nur ein Transistor oder eine begrenzte Anzahl von Transistoren in den Zeichnungen veranschaulicht ist, wäre Fachleuten ersichtlich, dass mit der Ausführungsform hierin viele verschiedene Arten von Transistoren gleichzeitig ausgebildet werden könnten und dass die Zeichnungen dazu bestimmt sind, eine gleichzeitige Ausbildung von mehreren verschiedenen Arten von Transistoren zu zeigen; der Übersichtlichkeit halber und um dem Leser zu ermöglichen, die verschiedenen veranschaulichten Merkmale leichter zu erkennen, sind die Zeichnungen jedoch vereinfacht worden, sodass sie nur eine begrenzte Anzahl von Transistoren darstellen. Dies soll die Ausführungsformen nicht beschränken, da die Ausführungsformen hierin, wie Fachleuten ersichtlich wäre, auf Strukturen angewendet werden können, die von jeder in den Zeichnungen dargestellten Transistorart zahlreiche beinhalten.
  • Begriffe wie zum Beispiel „rechts”, „links”, „vertikal”, „horizontal”, „oben”, „unten”, „obere(r, s)”, „untere(r, s)”, „darunter”, „unterhalb von”, „darunterliegend”, „über”, „darüberliegend”, „parallel”, „senkrecht” usw., die hierin verwendet werden, sind darüber hinaus als relative Positionen so zu verstehen, wie sie in den Zeichnungen ausgerichtet und veranschaulicht sind (sofern dies nicht anders angegeben ist). Begriffe wie zum Beispiel „berührend”, „auf”, „in direktem Kontakt”, „angrenzend”, „direkt angrenzend an” usw. bedeuten, dass zumindest ein Element ein weiteres Element physisch berührt (ohne dass sonstige Elemente die beschriebenen Elemente trennen).

Claims (15)

  1. Finnen-Feldeffekttransistor(FinFET)-Struktur, die aufweist: eine Siliciumfinne, die einen Kanalbereich und Source/Drain(S/D)-Bereiche aufweist, die an jedem Ende des Kanalbereichs ausgebildet sind, wobei eine gesamte untere Fläche des Kanalbereichs mit einer oberen Fläche eines unteren Isolators in Kontakt steht und untere Flächen der S/D-Bereiche mit ersten Abschnitten von oberen Flächen einer unteren Silicium-Germanium(SiGe)-Schicht in Kontakt stehen; extrinsische S/D-Bereiche, die mit einer oberen Fläche und beiden seitlichen Flächen jedes der S/D-Bereiche und zweiten Abschnitten von oberen Flächen der unteren SiGe-Schicht in Kontakt stehen; einen Gate-Stapel, der mit einem konformen Dielektrikum in Kontakt steht, das über einer oberen Fläche und beiden seitlichen Flächen des Kanalbereichs ausgebildet ist und das über dem unteren Isolator und nicht über den ersten und zweiten Abschnitten der unteren SiGe-Schicht angeordnet ist, wobei der Gate-Stapel durch das konforme Dielektrikum von den extrinsischen S/D-Bereichen elektrisch getrennt ist.
  2. Finnen-Feldeffekttransistor(FinFET)-Struktur, die aufweist: eine Silicium(Si)-Finne, die einen Kanalbereich und Source/Drain(S/D)-Bereiche aufweist, die an jedem Ende des Kanalbereichs ausgebildet sind, wobei eine untere Fläche des Kanalbereichs mit einer oberen Fläche eines ersten unteren Isolators in Kontakt steht und gesamte untere Flächen jedes der S/D-Bereiche mit oberen Flächen von zweiten unteren Isolatoren in Kontakt stehen; extrinsische S/D-Bereiche, die mit einer oberen Fläche und beiden seitlichen Flächen jedes der S/D-Bereiche und den oberen Flächen der zweiten unteren Isolatoren in Kontakt stehen; einen Gate-Stapel, der mit einem konformen Dielektrikum in Kontakt steht, das über einer oberen Fläche und beiden seitlichen Flächen des Kanalbereichs ausgebildet ist und das über dem ersten unteren Isolator und nicht über dem zweiten unteren Isolator angeordnet ist, wobei der Gate-Stapel durch das konforme Dielektrikum von den extrinsischen S/D-Bereichen elektrisch getrennt ist.
  3. FinFET-Struktur nach Anspruch 1, wobei der untere Isolator und der Gate-Stapel transversal zu dem Kanalbereich der Siliciumfinne ausgerichtet sind und die zweiten Abschnitte der unteren SiGe-Schicht und die extrinsischen S/D-Bereiche transversal zu den S/D-Bereichen der Siliciumfinne ausgerichtet sind und/oder der untere Isolator und die untere SiGe-Schicht auf einem kristallinen Si-Substrat ausgebildet sind, wobei die SiGe-Schicht Stoffmengenanteile aufweist, die durch Si1-xGex bestimmt werden, wobei x größer als 0,07 und kleiner als 0,40 ist, wobei die Siliciumfinne aus einer Si-Schicht mit einer Höhe von 10 bis 50 nm ausgebildet wird und die dielektrische Abdeckung eine Verbundschicht mit SiO2 darüber und Si3N4 darunter aufweist.
  4. FinFET-Struktur nach Anspruch 1, wobei eine obere Fläche des Kanalbereichs und obere Flächen jedes der S/D-Bereiche koplanar sind und eine obere Fläche des unteren Isolators und die obere Fläche der unteren SiGe-Schicht koplanar sind.
  5. FinFET-Struktur nach Anspruch 1, wobei die extrinsischen S/D-Bereiche eine oder mehrere Si enthaltende Schichten aufweisen, wobei jede der Schichten des Weiteren aufweist: bei einem n-FinFET eine beliebige von einer n-dotierten Si-, einer n-dotierten SiGe- und einer n-dotierten SiC-Schicht; bei einem p-FinFET eine beliebige von einer p-dotierten Si- und einer p-dotierten SiGe-Schicht; und bei entweder einem n-FinFET oder einem p-FinFET eine PtSi2-Schicht.
  6. FinFET-Struktur nach Anspruch 2, wobei der erste untere Isolator und der Gate-Stapel transversal zu einem Kanalbereich der Si-Finne ausgerichtet sind und die extrinsischen S/D-Bereiche und die zweiten unteren Isolatoren transversal zu den S/D-Bereichen der Si-Finne ausgerichtet sind und/oder der erste untere Isolator und die zweiten unteren Isolatoren auf einem kristallinen Si-Substrat ausgebildet sind und eine obere Fläche sowohl des ersten unteren Isolators als auch des zweiten unteren Isolators koplanar sind.
  7. FinFET-Struktur nach Anspruch 2, wobei eine obere Fläche des Kanalbereichs und obere Flächen jedes der S/D-Bereiche der Si-Finne koplanar sind.
  8. FinFET-Struktur nach Anspruch 2, wobei die extrinsischen S/D-Bereiche eine Si enthaltende Schicht aufweisen, die des Weiteren aufweist: bei einem n-FinFET eine beliebige von einer n-dotierten Si-, einer n-dotierten SiGe- und einer n-dotierten SiC-Schicht; bei einem p-FinFET eine beliebige von einer p-dotierten Si- und einer p-dotierten SiGe-Schicht; und bei entweder einem n-FinFET oder einem p-FinFET eine PtSi2-Schicht.
  9. FinFET-Struktur nach Anspruch 2, wobei jedes Ende des Kanalbereichs und jeder der S/D-Bereiche, die auf jedem Ende des Kanalbereichs ausgebildet sind, einen Übergang ausbilden, wobei jeder der Übergänge über den zweiten unteren Isolatoren angeordnet ist und mit diesen in Kontakt steht.
  10. FinFET-Struktur nach Anspruch 1 oder 2, die des Weiteren eine obere Isolierschicht aufweist, die die extrinsischen S/D-Bereiche bedeckt.
  11. Verfahren zum Fertigen eines Finnen-Feldeffekttransistors (FinFET), das aufweist: Ausbilden eines Dummy-Gates über einem Abschnitt einer Silicium(Si)-Finne des FinFET, wobei die Finne auf einer Silicium-Germanium(SiGe)-Schicht ausgebildet wird, die auf einem Si-Substrat ausgebildet ist; Ausbilden von Source/Drain(S/D)-Bereichen auf jeder Seite des Dummy-Gates in der Si-Finne; Abscheiden von extrinsischen S/D-Bereichen auf den S/D-Bereichen der Si-Finne und Abschnitten der SiGe-Schicht, die nicht durch das Dummy-Gate bedeckt werden; Entfernen des Dummy-Gates und Freilegen eines Kanalbereichs der Si-Finne und von Abschnitten der SiGe-Schicht, die dem Kanalbereich benachbart sind; selektives Entfernen der SiGe-Schicht unter dem Kanalbereich, der freigelegten Abschnitte der SiGe-Schicht und von Abschnitten der S/D-Bereiche, die an den Kanalbereich angrenzen, und Ersetzen der selektiv entfernten SiGe-Schicht durch einen zweiten Isolator; Abscheiden eines konformen Dielektrikums auf dem Kanalbereich der Si-Finne und dem zweiten Isolator; und Füllen eines Zwischenraums, der durch das konforme Dielektrikum begrenzt wird, mit einem Gate-Stapel über dem Kanalbereich der Si-Finne.
  12. Verfahren zum Fertigen eines Finnen-Feldeffekttransistors (FinFET), das aufweist: Ausbilden eines Dummy-Gates über einem Abschnitt einer Silicium(Si)-Finne des FinFET, wobei die Si-Finne auf einer Silicium-Germanium(SiGe)-Schicht ausgebildet wird, die auf einem Si-Substrat ausgebildet ist; selektives Entfernen der SiGe-Schicht, die nicht durch das Dummy-Gate und durch Abschnitte der Si-Finne bedeckt wird, die sich von jeder Seite des Dummy-Gates erstrecken, und Ersetzen der selektiv entfernten SiGe-Schicht durch einen ersten Isolator; Ausbilden von S/D-Bereichen auf jeder Seite des Dummy-Gates in der Si-Finne; Abscheiden von extrinsischen S/D-Bereichen auf den S/D-Bereichen der Si-Finne und auf Abschnitten des ersten Isolators, die nicht durch das Dummy-Gate bedeckt werden; Entfernen des Dummy-Gates und Freilegen eines Kanalbereichs der Si-Finne und von Abschnitten der SiGe-Schicht, die dem Kanalbereich benachbart sind; selektives Entfernen der SiGe-Schicht unter dem Kanalbereich und der Abschnitte der SiGe-Schicht, die an den Kanalbereich angrenzen, und Ersetzen der selektiv entfernten SiGe-Schicht durch einen zweiten Isolator; Abscheiden eines konformen Dielektrikums auf dem Kanalbereich der Si-Finne und dem zweiten Isolator; und Füllen eines Zwischenraums, der durch das konforme Dielektrikum begrenzt wird, mit einem Gate-Stapel über dem Kanalbereich der Si-Finne.
  13. Verfahren nach Anspruch 12, Ausbilden von Übergängen zwischen Enden des zweiten Isolators und von ersten Isolatoren nach dem Ersetzen der selektiv entfernten SiGe-Schicht durch den zweiten Isolator.
  14. Verfahren nach Anspruch 11 oder 12, das des Weiteren aufweist: zuerst Ätzen einer dielektrischen Abdeckung und einer Si-Schicht, die unter der dielektrischen Abdeckung liegt, um die Si-Finne auszubilden, und/oder das des Weiteren ein Entfernen der dielektrischen Abdeckung von Abschnitten der Si-Finne, die nicht durch das Dummy-Gate bedeckt werden, vor dem Ausbilden der S/D-Bereiche aufweist, und/oder wobei das Ausbilden der S/D-Bereiche eines aufweist von: einem Implantieren von n-Ionen in die S/D-Bereiche, um einen n-FinFET auszubilden, und einem Implantieren von p-Ionen in die S/D-Bereiche, um einen p-FinFET auszubilden, und/oder das des Weiteren ein Ausbilden einer oberen Isolierschicht auf den extrinsischen S/D-Bereichen und den Dummy-Gates und Planarisieren der oberen Isolierschicht aufweist, um vor dem Entfernen des Dummy-Gates eine obere Fläche des Dummy-Gates freizulegen.
  15. Verfahren nach Anspruch 14, das des Weiteren vor dem Ausbilden des Dummy-Gates ein transversales Ausbilden eines rechteckigen Ätzstopps aufweist, um den Abschnitt der Si-Finne zu bedecken.
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